JP2015181194A - トランジスタ回路 - Google Patents
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Description
前記トップゲート層が前記半導体層との構造的重なりに比べて、前記ボトムゲート層と構造的に重なる面積が大きく、前記第1の薄膜トランジスタの方が、前記第2の薄膜トランジスタよりも耐圧が低く形成され、前記絶縁性基板と前記第1の絶縁層と前記第2の絶縁層とはそれぞれ透明な材料で構成されていることを特徴とする。
VF=[(CA/(CA+CB)]×VSi+[(CB/(CA+CB)]×VM (式1)
となる。
VF=[(CB/(CA+CB)]×VM (式2)
と近似しても定性的には問題とならない。式2から明らかなように、CAに比べてCBが十分に大きければ、フローティング状態の金属配線5の電位VFは、金属配線1の電位VMとほとんど同じになる。
まず、耐圧特性の異なる第1および第2の薄膜トランジスタのうち、トップゲート電極で駆動される第1の薄膜トランジスタ(すなわち、その耐圧が第2の薄膜トランジスタの耐圧より低い方)と、それより耐圧が高くなるようにボトムゲート電極で駆動される第2の薄膜トランジスタ(すなわち、その耐圧が第1の薄膜トランジスタの耐圧より高い方)とを同一基板上に形成した本発明によるトランジスタ回路に関して図2(a)および(b)を参照して説明する。
すなわち、ボトムゲートとトップゲートとの間において、チャネルが挟まれている領域に比べてチャネルが挟まれていない領域が十分に大きければ、ボトムゲートの電位とフローティングのトップゲートの電位はほとんど等価になり、ボトムゲート駆動によってデュアルゲート駆動と同等の性能を得ることができる。
上述した第1の実施形態においては、ソース、ドレイン電極配線70がトップゲートより上層に位置する場合を示したが、第2の実施形態では、図7に示すように、ソース、ドレイン電極配線70がトップゲートより下層に位置する構造である。すなわち、第2の実施形態では、第2のゲート絶縁膜31を形成する前に、ソース、ドレイン電極配線70を形成している。この方法によって、図2の構造で必要としたコンタクトホール60を形成する工程をなくすことができる。また、ボトムゲート電極20と同層の電極21と接続するコンタクトホール160を図2におけるコンタクトホール61の代わりに形成する。すなわち、トップゲート電極50を形成する前に、コンタクトホール160用の開口を第1のゲート絶縁膜30および第2のゲート絶縁膜31に形成しておく。これにより、トップゲート電極50とこのトップゲート電極50と同層の電極51を形成する。他の製造方法、構造に関する制約条件は第1の実施形態と同じであり、得られる効果も第1の実施形態と同じである。
第3の実施形態ではオフセット構造を有する薄膜トランジスタに本発明を適用した構造に関して記載する。図9乃至図13に示すように、低電圧用薄膜トランジスタと高電圧用薄膜トランジスタとの両者の薄膜トランジスタを容易に同一基板に同時に作りこむことができる。図9および図10において、高電流駆動薄膜トランジスタと高耐圧薄膜トランジスタそれぞれに対して第1の実施形態に沿った例と第2の実施形態に沿った例の2つの例を示しており、いずれか一方の構造をとればよい。同様に図11および図12においても、第1の実施形態に沿った例と第2の実施形態に沿った例の2つの例を示している。
第4の実施形態は、シリコンなどの半導体アイランド形成時の下地掘り込み構造に関して記述する。第1から第3の実施形態で記述したいずれの形態においても、図1で示したように、金属配線5と金属配線1間の容量CBをできるだけ大きくすることが望ましい。
これを実現するには、既に記述したボトムゲートとトップゲートの間にシリコン層などの半導体層がない領域をできるだけ大きくする方法以外にも、図5に示した構造とすることが効果的である。つまり、半導体層がない領域のボトムゲートとトップゲート間の絶縁膜の厚さを、半導体層がある領域のボトムゲート1とトップゲート5間の絶縁膜の厚さより薄くすることで、金属配線5と半導体層3間の容量CAに対するCBの大きさの比を相対的に大きくすることができるため、ボトムゲートとトップゲートの間に半導体層がない領域の面積を大きくすることと同等の効果が得られるためである。
(第5の実施形態)
第5の実施形態につき図17を用いて説明する。図17(a)は平面図、(b)は(a)の断面線II−IIに沿った断面図、(c)は(a)の断面線III−IIIに沿った断面図をそれぞれ示す。絶縁性基板10上に半導体層3、半導体層3中にまたは半導体層に隣接して形成されたソース領域41、ドレイン領域42、半導体層を挟むように形成された第1の絶縁層2と第2の絶縁層4、第1の絶縁層2を介して半導体層の反対側(絶縁性基板10側)に形成されたゲート端子層101としての金属配線と、第2の絶縁層4を介して半導体層とは反対の側に形成されたトップゲート電極50を有し、少なくともトップゲート電極50は半導体層3と重なった領域を有し、さらに少なくとも半導体層(ソース・ドレイン領域を含む)と重ならない領域で、トップゲート電極50とゲート端子層101とが重なっている。このトランジスタを駆動するゲート信号はゲート端子層101とトップゲート電極50と重なった領域を介して供給される。ソース・ドレイン配線はソース41、ドレイン42領域にコンタクトホール(図示しない)を介して接続された導電性層(図2の70に相当する)からなり、所望の信号/電圧が供給される。本実施例の薄膜トランジスタはトップゲート電極50により駆動され、上側のゲート絶縁膜4の厚さやチャネル長の設定により、高電圧用薄膜トランジスタまたは低電圧用薄膜トランジスタとして用いられる。半導体層をトップゲート電極とボトムゲート電極とで挟み込む構造に比べると、半導体層(ソースドレイン領域を含む)が平坦な面に形成されるため、ボトムゲート電極上に半導体層を形成する構造に比べ、レーザー結晶化や、リソグラフィといった製造プロセス上の制御が容易になる。製造上の不具合により、デバイスの一部でゲートリークが生じても、トップゲート電極50はゲート端子層101に直接接触せず絶縁層を介して分離されているため、過電流がシステム全体に流れることが防止され、致命的な不具合を回避することが可能になる。
(第6の実施形態)
第6の実施形態について図18を用いて説明する。図18(a)は平面図、(b)は(a)の断面線IV−IVに沿った断面図、(c)は(a)の断面線V−Vに沿った断面図をそれぞれ示す。透明な絶縁性基板10上に半導体層3としてInGaZnO(インジウム、ガリウム、亜鉛それぞれの酸化物からなる透明半導体)、半導体層に隣接して形成されたソース領域41およびドレイン領域42用のITO層、半導体層を挟むように形成された第1の絶縁層2としてSiO2層と第2の絶縁層4としてSiO2層を有し、第1の絶縁層を介して半導体層の反対側に形成された金属配線のゲート端子層101に、透明導電体であるITO(インジウム、スズそれぞれの酸化物からなる導電体)と、第2の半導体層を介して半導体層とは反対の側に形成されたゲート電極層としてのトップゲート電極50に、透明導電体であるITOを有し、少なくともトップゲート電極50は半導体層3と重なった領域を有し、さらに少なくとも半導体層(ソース・ドレイン領域を含む)、と重ならない領域で、トップゲート電極50とゲート端子層101とが重なっている。上記実施形態では半導体層としてInGaZnOを例示したが他の酸化物半導体、例えばZnO、AlZnSnO、InHfZnO,ZnSnO、等の結晶性あるいは非結晶性酸化物半導体を用いることもできる。また、透明導電体としてITOを例示したがInZnOなどの透明導電体であってもよい。
(付記1)
絶縁性基板上に形成された第1の絶縁層と、前記第1の絶縁層上に形成された第1の半導体層と、前記第1の半導体層上に形成された第2の絶縁層と、前記絶縁性基板と前記第1の絶縁層との間に形成された第1の導電体層と、前記第2の絶縁層上に形成されたフローティング状態の第2の導電体層とを備え、前記第2の導電体層は前記第1の半導体層とオーバーラップするトップゲート電極領域と、前記第1の半導体層とオーバーラップしない領域で前記第1の導電体層とオーバーラップしている容量結合領域とを有し、前記トップゲート電極領域の電位が前記第1の導電体層の電位の近傍となるように前記容量結合領域の面積が前記トップゲート電極領域よりも広いことを特徴とする薄膜トランジスタ。
(付記2) 前記トップゲート電極領域と前記容量結合領域との面積比が8以上であることを特徴とする付記1に記載の薄膜トランジスタ。
(付記3)
前記第1の導電体層が前記第1の半導体層とオーバーラップするボトムゲート電極領域を有することを特徴とする付記1または2に記載の薄膜トランジスタ。
(付記4)
前記第1の導電体層が前記第1の半導体層と重なる領域には形成されていないことを特徴とする付記1または2に記載の薄膜トランジスタ。
(付記5)
前記絶縁性基板と前記第1の絶縁層と前記第2の絶縁層はそれぞれ透明な材料で構成されていることを特徴とする付記4に記載の薄膜トランジスタ。
(付記6)
付記3に記載の薄膜トランジスタを第1の薄膜トランジスタ領域として具備するとともに、前記第1の薄膜トランジスタ領域の前記絶縁性基板と同一基板上に形成された第2の薄膜トランジスタ領域を具備し、前記第2の薄膜トランジスタ領域では前記絶縁性基板上に形成された前記第1の絶縁層と、前記第1の絶縁層上に形成された第2の半導体層と、前記第2の半導体層上に形成された前記第2の絶縁層と、前記絶縁性基板と前記第1の絶縁層との間に形成されて前記第2の半導体層とオーバーラップする第2のボトムゲート電極層を有するとともに、前記第2の絶縁層上で第2の半導体層とオーバーラップする領域には前記第1の導電体層が存在しないことを特徴とするトランジスタ回路。
(付記7)
前記第1および第2の半導体層とオーバーラップする領域において前記第2の絶縁層の厚さが前記第1の絶縁層の厚さより薄いことを特徴とする付記6に記載のトランジスタ回路。
(付記8)
前記トップゲート電極領域と前記第1の半導体層との間の前記第2の絶縁層の単位面積あたりの絶縁層容量が、前記ボトムゲート電極領域と前記第1の半導体層との間の前記第1の絶縁層の単位面積あたりの絶縁層容量より大きいことを特徴とする付記6に記載のトランジスタ回路。
(付記9)
前記第1の絶縁層の厚さが200nm以上であることを特徴とする付記6乃至8のいずれか1項に記載のトランジスタ回路。
(付記10)
前記第1および第2の半導体層はその中にまたは半導体層に隣接して形成されたソース領域およびドレイン領域を備えており、前記第1の薄膜トランジスタ領域では前記ボトムゲート電極領域が前記ソース領域および前記ドレイン領域の一部とオーバーラップするとともに前記トップゲート電極領域が前記ソース領域及び前記ドレイン領域とオーバーラップしていないことを特徴とする付記6乃至9のいずれか1項に記載のトランジスタ回路。
(付記11)
前記第1の薄膜トランジスタ領域では前記第2の導電体層のすべての領域が前記第1の
導電体層とオーバーラップしていることを特徴とする付記6乃至10のいずれか1項に記
載のトランジスタ回路。
(付記12)
前記第1の薄膜トランジスタ領域では、前記第2の導電体層が前記第1の半導体層と重ならない領域での前記第2の導電体層と前記第1の導電体層との間の絶縁膜の厚さを、前記第2の導電体層が前記第1の半導体層と重なる領域での前記トップゲート電極領域と前記ボトムゲート電極領域と間の絶縁膜の厚さより薄くしたことを特徴とする付記6乃至11のいずれか1項に記載のトランジスタ回路。
(付記13)
絶縁性基板上に半導体層、半導体層中にまたは半導体層に隣接して形成されたソース・ドレイン領域、半導体層を挟むように形成された第1の絶縁層と第2の絶縁層、第1の絶縁層を介して半導体層の反対側に形成されたゲート端子層と、第2の半導体層を介して半導体層とは反対の側に形成されたゲート電極層を有し、少なくともゲート電極層は半導体層と重なった領域を有し、さらに少なくとも半導体層と重ならない領域でゲート電極層とゲート端子層とが重なっていることを特徴とする薄膜トランジスタ。
(付記14)
透明な絶縁性基板上に半導体層、半導体層中にまたは半導体層に隣接して形成されたソース・ドレイン領域、半導体層を挟むように形成された第1の絶縁層と第2の絶縁層、第1の絶縁層を介して半導体層の反対側に形成された透明なゲート端子層と、第2の半導体層を介して半導体層とは反対の側に形成された透明なゲート電極層を有し、少なくともゲート電極層は半導体層と重なった領域を有し、さらに少なくとも半導体層と重ならない領域でゲート電極層とゲート端子層とが重なっていることを特徴とする薄膜トランジスタ。
2 下側のゲート絶縁膜
3 半導体層
4 上側のゲート絶縁膜
5 金属配線
10 絶縁性基板
20 ボトムゲート電極
21 ボトムゲート電極と同層の電極
30 第1のゲート絶縁膜
31 第2のゲート絶縁膜
32 第1の層間絶縁膜
33 第2の層間絶縁膜
40 半導体層(シリコン層)
41 ソース領域
42 ドレイン領域
41(n) n型ソース領域
42(n) n型ドレイン領域
41(p) p型ソース領域
42(p) p型ドレイン領域
50 トップゲート電極
51 トップゲート電極と同層の電極
60、61、62,63、80、160 コンタクトホール
70 ソース、ドレイン電極配線
72 データ線
90 透明画素電極
101 ゲート端子層
Claims (10)
- 絶縁性基板上に形成され、半導体層、ソース領域、ドレイン領域で構成される薄膜トランジスタを備えるトランジスタ回路において、前記半導体層の下側に第1 の絶縁層を介してボトムゲート層があり、前記半導体層を挟んで前記ボトムゲート層と対向する側に第2の絶縁層を介してトップゲート層を具備した少なくとも 一つの第1の薄膜トランジスタと、前記半導体層の下側に前記第1の絶縁層を介して前記ボトムゲート層のみを具備する少なくとも一つの第2の薄膜トランジスタと、を同一基板上に形成したことを特徴とするトランジスタ回路であって、
前記トップゲート層が、前記ボトムゲート層と短絡されないことを特徴とする前記第1の薄膜トランジスタを具備し、
前記トップゲート層が前記半導体層との構造的重なりに比べて、前記ボトムゲート層と構造的に重なる面積が大きく、
前記第1の薄膜トランジスタの方が、前記第2の薄膜トランジスタよりも耐圧が低く形成され、
前記絶縁性基板と前記第1の絶縁層と前記第2の絶縁層とはそれぞれ透明な材料で構成されていることを特徴とするトランジスタ回路。 - 前記トップゲート層と前記ボトムゲート層とが前記半導体層を介さずに重畳する面積が、前記半導体層を介して重畳する面積の8倍より大きい請求項1記載のトランジスタ回路。
- 前記トップゲート層と前記ボトムゲート層とが前記半導体層を介さずに重畳する面積が、前記半導体層を介して重畳する面積の20倍より大きい請求項1記載のトランジスタ回路。
- 前記トップゲート層と前記半導体層との間の前記第2の絶縁層の厚さが、前記ボトムゲート層と前記半導体層との間の前記第1の絶縁層の厚さより薄いことを特徴とする前記第1の薄膜トランジスタを具備した、請求項1乃至3いずれか一つに記載のトランジスタ回路。
- 前記トップゲート層と前記半導体層との間の前記第2の絶縁層の単位面積あたりの絶縁層容量が、前記ボトムゲート層と前記半導体層との間の前記第1の絶縁層 の単位面積あたりの絶縁層容量より大きいことを特徴とする前記第1の薄膜トランジスタを具備した、請求項1乃至4いずれか一つに記載のトランジスタ回路。
- 前記第1の絶縁層の厚さが200nm以上であることを特徴とする前記第1および第2の薄膜トランジスタを具備した、請求項1乃至5のいずれか1項に記載のトランジスタ回路。
- 前記ソース領域及び前記ドレイン領域の一部と前記第1の絶縁層を挟んでオーバーラップする前記ボトムゲート層を持つ前記第1および第2の薄膜トランジスタを具備し、か つ、前記トップゲート層が前記ソース領域及び前記ドレイン領域とオーバーラップしていないことを特徴とする前記第1の薄膜トランジスタを具備した、請求項1乃至6のいずれか1項に記載のトランジスタ回路。
- 前記ソース領域及び前記ドレイン領域とチャネル領域の一部とが、前記ボトムゲート層とオーバーラップし、かつ、前記トップゲート層とオーバーラップしていないことを特徴とする前記第1の薄膜トランジスタを具備した、請求項1乃至7のいずれか1項に記載のトランジスタ回路。
- 前記トップゲート層のすべての領域が、絶縁層あるいは前記半導体層を介して前記ボトムゲート層とオーバーラップしていることを特徴とする前記第1の薄膜トランジスタを具備した、請求項1乃至8のいずれか1項に記載のトランジスタ回路。
- 前記トップゲート層が前記半導体層と重ならない領域の、前記トップゲート層と前記ボトムゲート層との間の前記第1の絶縁層の厚さと前記第2の絶縁層の厚さの和を、前記トップゲート層が前記半導体 層と重なる領域の、前記トップゲート層と前記ボトムゲート層と間の前記第1の絶縁層の厚さと前記第2の絶縁層の厚さの和より薄くしたことを特徴とする前記第1の薄膜トランジスタを具備した、請求項1乃至9のいずれか1項に記載のトランジスタ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009176951 | 2009-07-29 | ||
JP2009176951 | 2009-07-29 | ||
JP2015117055A JP2015181194A (ja) | 2009-07-29 | 2015-06-09 | トランジスタ回路 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010142280A Division JP5796760B2 (ja) | 2009-07-29 | 2010-06-23 | トランジスタ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015181194A true JP2015181194A (ja) | 2015-10-15 |
Family
ID=54329293
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015117055A Ceased JP2015181194A (ja) | 2009-07-29 | 2015-06-09 | トランジスタ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2015181194A (ja) |
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|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160705 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160830 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A045 | Written measure of dismissal of application |
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