KR20140075937A - 더블 게이트형 박막 트랜지스터 및 이를 포함하는 유기 발광 다이오드 표시장치 - Google Patents
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Abstract
본 발명에 따른 더블 게이트형 박막 트랜지스터 및 이를 포함하는 유기 발광 다이오드 표시 장치는, 기판 상에 형성되는 제 1 게이트 전극과; 상기 제 1 게이트 전극 상부에 형성되는 게이트 절연막과; 상기 제 2 게이트 전극에 대응되는 상기 게이트 절연막 상부에 형성되는 반도체층과; 상기 반도체층 상부에 형성되는 식각 방지막(ESL)과; 상기 반도체층의 양단에 각각 접촉하며, 상기 식각 방지막(ESL) 상부에 서로 이격되게 형성되는 소스 전극 및 드레인 전극과; 상기 소스 전극 및 드레인 전극 상부에 형성되는 보호층과; 상기 보호층 상부에 형성되며, 투명전극과 불투명전극의 이중층으로 구성되는 제 2 게이트 전극과; 상기 보호층 상부에 형성되며, 상기 드레인 전극에 연결되는 제 1 전극과; 상기 제 1 전극 상에 형성되며, 상기 제 1 전극의 일부를 노출시키는 개구부를 포함하는 뱅크층과; 상기 뱅크층의 상기 개구부 내에 형성되는 발광층과; 상기 발광층 상부에 형성되는 제 2 전극;을 포함한다.
Description
본 발명은 더블 게이트형 박막 트랜지스터 및 이를 포함하는 유기 발광 다이오드 표시장치에 관한 것으로, 보다 상세하게는 제 2 게이트 전극을 반투명하게 형성하여 내부로의 광 유입을 방지할 수 있는 박막 트랜지스터 및 이를 포함하는 유기 발광 다이오드 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diodes), PDP(Plasma Display Panel)등 여러 가지 평판 표시 장치가 연구, 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
디스플레이의 구동 및 스위칭 소자로서 사용되는 것으로, 비정질 실리콘 박막트랜지스터(a-Si TFT)가 있다. 이는 현재 가장 널리 쓰이는 소자이다. 그러나 디스플레이의 대형화 및 고화질화 추세에 따라 소자 성능 역시 고성능이 요구되어 기존의 a-Si TFT보다 높은 이동도를 갖는 고성능 TFT 및 제조 기술이 필요하다.
a-Si TFT보다 월등히 높은 성능을 갖는 다결정 실리콘 박막트랜지스터(poly-Si TFT)는 높은 이동도를 갖기 때문에, 기존의 a-Si TFT에서 실현하기 힘들었던 고화질 디스플레이에 적용할 수 있는 성능을 갖는다. 그러나 poly-Si TFT를 제작하기 위해서는 a-Si TFT에 비해 복잡한 공정이 필요하고 그에 따른 추가 비용도 증가한다.
이에 따라 a-Si TFT의 장점과 poly-Si TFT의 장점을 모두 지닌 새로운 TFT에 대한 기술이 요구되었다. 이에 대한 연구가 활발히 진행되고 있는데. 그 대표적인 것으로 산화물 반도체 소자가 있다.
산화물 반도체 소자로 최근 각광을 받는 것으로 ZnO계 박막 트랜지스터가 있다. 현재 ZnO 계열 물질로 Zn 산화물, Ga-In-Zn 산화물 등이 소개되었다. ZnO계 반도체 소자는 저온 공정으로 제작이 가능하고 비정질 상이기 때문에 대면적화가 용이한 장점을 가진다. 또한, ZnO계 반도체 필름은 고이동도의 물질로서 다결정 실리콘과 같은 매우 양호한 전기적 특성을 갖는다.
도 1은 종래의 바텀 게이트형 박막 트랜지스터로, 기판(10) 상에 게이트 전극(20)과, 상기 게이트 전극(20)을 포함한 상기 기판(10)에 형성된 게이트 절연막(30)과, 상기 게이트 전극(20)에 대응되는 게이트 절연막(30) 위에 형성되며 산화물 반도체로 구성되는 반도체층(40)과, 반도체층(40)의 일측 상부에 형성되는 소스전극(60)과, 반도체층(40)의 타측 상부에 형성되는 드레인 전극(70)으로 구성된다.
상술한 박막 트랜지스터는 일반적인 바텀 게이트형 박막 트랜지스터로서, 이와 같이 구성된 박막 트랜지스터의 구조에서 광 유입을 저감하기 위한 방법으로는 게이트 전극의 대면적화를 통해 게이트 전극의 배면에서 유입되는 광을 차단하는 방법이 있다.
그러나 바텀 게이트의 면적 확장을 통한 광 유입 저감 방법은 상부에서 유입되는 광을 차단하기 어려우며, 개구율 저하 및 소스/드레인 전극과 게이트 배선 사이에 존재하는 기생 커패시터로 인해 RC지연이 증가되는 문제가 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 반도체 소자 내부로의 광 유입을 방지할 수 있는 더블 게이트형 박막 트랜지스터의 구조 및 제조 방법을 제공함을 목적으로 한다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 더블 게이트형 박막 트랜지스터는, 기판 상에 형성되는 제 1 게이트 전극과; 상기 제 1 게이트 전극 상부에 형성되는 게이트 절연막과; 상기 제 2 게이트 전극에 대응되는 상기 게이트 절연막 상부에 형성되는 반도체층과; 상기 반도체층 상부에 형성되는 식각 방지막(ESL)과; 상기 반도체층의 양단에 각각 접촉하며, 상기 식각 방지막(ESL) 상부에 서로 이격되게 형성되는 소스 전극 및 드레인 전극과; 상기 소스 전극 및 드레인 전극 상부에 형성되는 보호층과; 상기 보호층 상부에 형성되며, 투명 전극과 불투명전극의 이중층으로 구성되는 제 2 게이트 전극;을 포함한다.
상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 연결하는 연결 전극을 더 포함하며, 상기 제 2 게이트 전극은 콘택홀을 통하여 상기 연결 전극과 연결되는 것을 특징으로 한다.
상기 제 2 게이트 전극의 이중층은 ITO, ZnO 중에 어느 하나를 포함하는 투명 전극과 MoTi, Cu, Al, Mo, Ti 중 어느 하나 이상을 포함하는 불투명 전극을 형성하여 반투명한 상태로 사용하는 것을 특징으로 한다.
상기 반도체층은 In, Ga 및 Zn을 포함하는 산화물 반도체 물질을 포함하고, 상기 제 1 게이트 전극은 ITO, ZnO 중에 어느 하나를 포함하는 것을 특징으로 한다.
또한, 더블 게이트형 박막 트랜지스터 및 이를 포함하는 유기 발광 다이오드 표시장치는 기판 상에 형성되는 제 1 게이트 전극과; 상기 제 1 게이트 전극 상부에 형성되는 게이트 절연막과; 상기 제 2 게이트 전극에 대응되는 상기 게이트 절연막 상부에 형성되는 반도체층과; 상기 반도체층 상부에 형성되는 식각 방지막(ESL)과;
상기 반도체층의 양단에 각각 접촉하며, 상기 식각 방지막(ESL) 상부에 서로 이격되게 형성되는 소스 전극 및 드레인 전극과; 상기 소스 전극 및 드레인 전극 상부에 형성되는 보호층과; 상기 보호층 상부에 형성되며, 투명 전극과 불투명 전극의 이중층으로 구성되는 제 2 게이트 전극과; 상기 보호층 상부에 형성되며, 상기 드레인 전극에 연결되는 제 1 전극과; 상기 제 1 전극 상에 형성되며, 상기 제 1 전극의 일부를 노출시키는 개구부를 포함하는 뱅크층과; 상기 뱅크층의 상기 개구부 내에 형성되는 발광층과; 상기 발광층 상부에 형성되는 제 2 전극;을 포함한다.
또한, 본 발명의 일 실시예에 따른 더블 게이트형 박막 트랜지스터의 제조방법은, 기판 상에 제 1 게이트 전극을 형성하는 단계와; 상기 제 1 게이트 전극 상부에 게이트 절연막을 형성하는 단계와; 상기 제 1 게이트 전극에 대응되는 상기 게이트 절연막 상부에 반도체층을 형성하는 단계와; 상기 반도체층 상부에 식각 방지막(ESL)을 형성하는 단계와; 상기 반도체층의 양단에 각각 접촉하며, 상기 식각 방지막(ESL) 상부에 서로 이격되게 소스 전극 및 드레인 전극을 형성하는 단계와; 상기 소스 전극 및 드레인 전극 상부에 보호층을 형성하는 단계와; 상기 보호층 상부의 제 1 게이트 전극과 대응되는 위치에 투명전극과 불투명 전극의 이중층으로 구성되는 제 2 게이트 전극을 형성하는 단계;를 포함한다.
상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 연결하는 연결 전극을 더 포함하며, 상기 제 2 게이트 전극은 콘택홀을 통하여 상기 연결 전극과 연결되는 것을 특징으로 한다.
상기 제 2 게이트 전극의 의 이중층은 ITO, ZnO 중에 어느 하나를 포함하는 투명전극과 MoTi, Cu, Al, Mo, Ti 중 어느 하나 이상을 포함하는 불투명 전극을 형성하여 반투명한 상태로 사용하는 것을 특징으로 한다.
상기 반도체층은 In, Ga 및 Zn을 포함하는 산화물 반도체 물질을 포함하며, 상기 제 1 게이트 전극은 ITO, ZnO 중에 어느 하나를 포함하는 것을 특징으로 한다.
본 발명은 더블 게이트형 박막 트랜지스터의 제 2 게이트 전극을 반투명 전극을 이용함으로써 반도체 소자 내부로의 광 유입을 방지하여, 광 신뢰성이 향상될 수 있다.
도 1은 종래의 싱글 게이트형 박막 트랜지스터를 개략적으로 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 더블 게이트형 박막 트랜지스터를 도시한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 더블 게이트형 박막 트랜지스터를 도시한 단면도이다.
도 4는 본 발명의 제 2 실시예에 따른 더블게이트형 박막 트랜지스터를 도시한 단면도이다.
도 5은 싱글 게이트형 박막 트랜지스터의 온도에 따른 문턱 전압의 특성을 나타내는 그래프이다.
도 6은 더블 게이트형 박막 트랜지스터의 온도에 따른 문턱 전압의 특성을 나타내는 그래프이다.
도 2는 본 발명의 일 실시예에 따른 더블 게이트형 박막 트랜지스터를 도시한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 더블 게이트형 박막 트랜지스터를 도시한 단면도이다.
도 4는 본 발명의 제 2 실시예에 따른 더블게이트형 박막 트랜지스터를 도시한 단면도이다.
도 5은 싱글 게이트형 박막 트랜지스터의 온도에 따른 문턱 전압의 특성을 나타내는 그래프이다.
도 6은 더블 게이트형 박막 트랜지스터의 온도에 따른 문턱 전압의 특성을 나타내는 그래프이다.
본 발명의 실시예는 산화물 반도체를 반도체층으로 사용하는 박막 트랜지스터를 제공한다. 그리고, 이러한 본 발명의 실시예에 따른 더블 게이트형 박막 트랜지스터는 액정 디스플레이(LCD), 유기발광소자(OLED) 등과 같은 디스플레이 장치의 구동 회로부 및 화소부에 적용될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 더블 게이트형 박막 트랜지스터 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
도 2는 본 발명의 일 실시예에 따른 더블 게이트형 박막 트랜지스터를 포함하는 OLED의 평면도이고, 도 3은 본 발명의 일 실시예에 따른 더블 게이트형 박막 트랜지스터를 포함하는 OLED의 단면도이다.
도 2 및 도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 더블 게이트형 박막 트랜지스터는, 제 1 게이트 전극(110), 제 1 게이트 절연막(112), 반도체층(114), 식각 방지막(ESL)(116), 소스/드레인 전극(118, 120), 보호층(122), 제 2 게이트 전극(150), 제 1 전극(124), 뱅크층(128), 발광층(미도시), 제 2 전극을 포함한다.
구체적으로, 기판(100) 상에는 제 1 게이트 전극(110) 및 제 1 게이트 절연막(112)이 순차적으로 형성된다. 상기 기판(100)으로는 유리 기판이 일반적으로 사용되며, 이외에도 투명한 플라스틱 기판이 사용될 수도 있다. 상기 제 1 게이트 전극(110)의 재료는 화소전극과 동일한 재료인 ITO, ZnO를 사용할 수 있다.
본 실시예에서, 상기 제 1 게이트 절연막(112)은 SiO2, SiNx 등과 같은 물질을 포함할 수 있다.
상기 제 1 게이트 전극(110)에 대응되는 상기 제 1 게이트 절연막(112) 상에는 반도체층(114)이 소정 두께로 형성된다. 상기 반도체층(114)은 산화물 반도체를 포함 할 수 있다. 예를들어 상기 산화물 반도체는 In, Ga, Zn을 포함하는 물질 중 하나일 수 있다.
상기 반도체층(114) 상에는 식각 방지막(ESL)(116)이 형성된다. 상기 식각 방지막(ESL)(116)은 후속하는 소스 및 드레인 전극(118, 120) 형성을 위한 증착 공정시 에칭 공정이나 플라즈마(plasma), 에칭액 또는 에칭 가스에 의해 산화물 반도체층이 손상되는 것을 방지하기 위한 것이다. 이에 따라, 식각 방지막(ESL)(116)은 반도체층(114)을 덮되, 특히 채널 영역을 덮을 수 있을 정도로 형성된다. 즉, 채널영역의 반도체층(114)이 노출되는 것을 방지하기 위해, 식각 방지막(ESL)(116)은 채널 영역을 완전히 덮도록 채널 영역보다 더 넓은 면적으로 형성될 수 있다. 이와 같은 식각 방지막(ESL)(116)은 절연 물질로 이루어지며, SiO2를 포함할 수 있다. 이러한 식각 방지막(ELS)(116)은 후속 공정에서 형성되는 소스 전극(118) 및 드레인 전극(120) 사이로 적어도 일부가 노출된다.
상기 식각 방지막(ESL)(116) 상에 상기 소스 전극(118) 및 상기 드레인 전극(120)을 형성한다. 상기 소스 전극(118) 및 상기 드레인 전극(120)은 상기 반도체층(114)의 양단에 각각 접촉하며, 식각 방지막(ESL)(116) 상부에 서로 이격되게 형성된다.
상기 소스 전극(118) 및 상기 드레인 전극(120)의 상부에 보호층(122)을 형성한다. 보호층(122)은 제 1 게이트 절연막(112)과 마찬가지로, SiO2 , SiNx 등과 같은 물질을 포함할 수 있다.
상기 반도체층(114)에 대응되는 상기 보호층(122) 상부에는 상기 소스 전극(118)과 전기적으로 연결되는 제 2 게이트 전극(150)이 형성되어 있다. 상기 제 2 게이트 전극(150)은 불투명 재료인 MoTi, Cu, Al, Mo, Ti 등과 같은 금속 또는 금속의 합금으로 이루어질 수 있다.
본 실시예에 따른 유기 발광 표시 장치에서, 상기 더블 게이트형 박막 트랜지스터는 제 1 게이트 전극(110)과 제 2 게이트 전극(150)을 전기적으로 연결하는 연결 전극(119)을 더 포함한다. 상기 연결 전극(119)은 제 1 게이트 절연막(112), 식각 방지막(ESL)(116)을 관통하는 제 1 콘택홀(CT1)과, 보호층(122)을 관통하는 제 2 콘택홀(CT2)을 통해 제 2 게이트 전극(150)을 제 1 게이트 전극(110)에 전기적으로 연결할 수 있다. 상기 연결 전극(119)은 투명 도전 물질로 이루어질 수 있다.
상기 보호층(122) 상부에는 상기 드레인 전극(120)에 전기적으로 연결되는 제 1 전극(124)이 형성되어 있다. 상기 제 1 전극(124)은 불투명 재료인 MoTi, Cu, Al, Mo, Ti 등과 같은 금속 또는 금속의 합금으로 이루어질 수 있다.
상기 제 1 전(124)극 상에는, 상기 제 1 전극(124)의 일부를 노출시키는 개구부가 포함되는 뱅크층(128)이 형성되어 있다. 상기 뱅크층(128)의 상기 개구부에 발광층(미도시)이 형성된다. 상기 발광층은 저분자 또는 고분자 유기물로 구비될 수 있다.
상기 발광층 상부에는 제 2 전극(130)이 형성된다. 상기 제 2 전극(130)은 상기 뱅크층(128)의 상기 개구부를 덮으며 상기 기판(100) 전면에 증착될 수 있다.
상기 더블 게이트형 박막 트랜지스터는 OLED 구동소자로 사용할 수 있다.
도 2는 본 발명의 제 2 실시예에 따른 더블 게이트형 박막 트랜지스터를 포함하는 OLED의 평면도에 대응되며, 도 4는 본 발명의 제 2 실시예에 따른 더블 게이트형 박막 트랜지스터를 포함하는 OLED의 단면도이다.
도 2 및 도 4에 도시한 바와 같이, 본 발명의 제 2 실시예에 따른 더블 게이트형 박막 트랜지스터는, 제 1 게이트 전극(110), 제 1 게이트 절연막(112), 반도체층(114), 식각 방지막(ESL)(116), 소스/드레인 전극(118, 120), 보호층(122), 제 2 게이트 전극(150), 제 1 전극(124), 뱅크층(128), 발광층(미도시), 제 2 전극(130)을 포함한다.
구체적으로, 기판(100) 상에는 제 1 게이트 전극(110) 및 제 1 게이트 절연막(112)이 순차적으로 형성된다. 상기 기판(100)으로는 유리 기판이 일반적으로 사용되며, 이외에도 투명한 플라스틱 기판이 사용될 수 도 있다. 상기 제 1 게이트 전극(110)의 재료는 화소전극과 동일한 재료인 ITO, ZnO를 사용할 수 있다.
제 2 실시예에서, 상기 제 1 게이트 절연막(112)은 SiO2, SiNx 등과 같은 물질을 포함할 수 있다.
제 1 게이트 전극(110)에 대응되는 상기 제 1 게이트 절연막(112) 상에는 반도체층(114)이 소정 두께로 형성된다. 상기 반도체층(114)은 산화물 반도체를 포함 할 수 있다. 예를들어 상기 산화물 반도체는 In, Ga, Zn을 포함하는 물질 중 하나일 수 있다.
상기 반도체층(114) 상에는 식각 방지막(ESL)(116)이 형성된다. 상기 식각 방지막(ESL)(116)은 후속하는 소스 및 드레인 전극(118, 120) 형성을 위한 증착 공정시 에칭 공정이나 플라즈마(plasma), 에칭액 또는 에칭 가스에 의해 산화물 반도체층이 손상되는 것을 방지하기 위한 것이다. 이에 따라, 식각 방지막(ESL)(116)은 반도체층(114)을 덮되, 특히 채널 영역을 덮을 수 있을 정도로 형성된다. 즉, 채널영역의 반도체층(114)이 노출되는 것을 방지하기 위해, 식각 방지막(ESL)(116)은 채널 영역을 완전히 덮도록 채널 영역보다 더 넓은 면적으로 형성될 수 있다. 이와 같은 식각 방지막(ESL)(116)은 절연 물질로 이루어지며, SiO2 , SiNx 등과 같은 물질을 포함할 수 있다. 이러한 식각 방지막(ELS)(116)은 후속 공정에서 형성되는 소스 전극(118) 및 드레인 전극(120) 사이로 적어도 일부가 노출된다.
상기 식각 방지막(ESL)(116) 상에 상기 소스 전극(118) 및 상기 드레인 전극(120)을 형성한다. 상기 소스 전극(118) 및 상기 드레인 전극(120)은 상기 반도체층(114)의 양단에 각각 접촉하며, 식각 방지막(ESL)(116) 상부에 서로 이격되게 형성된다.
상기 소스 전극(118) 및 상기 드레인 전극(120)의 상부에 보호층(122)을 형성한다. 보호층(122)은 제 1 게이트 절연막(112)과 마찬가지로, SiO2 , SiNx 등과 같은 물질을 포함할 수 있다.
상기 반도체층(114)에 대응되는 상기 보호층(122) 상부에는 상기 소스 전극(118)과 전기적으로 연결되는 제 2 게이트 전극(150)이 형성되어 있다. 상기 제 2 게이트 전극(150)은 후술하는 바와 같이 ITO와 같은 투명 전극(125)과, MoTi, Cu, Al, Mo, Ti 등과 같은 금속 또는 금속의 합금으로 이루어진 불투명 전극(126)을 이중층으로 제작하여 반투명 전극으로 사용할 수 있다.
제 2 실시예에 따른 유기 발광 표시 장치에서, 상기 더블 게이트형 박막 트랜지스터는 제 1 게이트 전극(110)과 제 2 게이트 전극(150)을 전기적으로 연결하는 연결 전극(119)을 더 포함한다. 상기 연결 전극(119)은 제 1 게이트 절연막(112), 식각 방지막(ESL)(116)을 관통하는 제 1 콘택홀(CT1)과, 보호층(122)을 관통하는 제 2 콘택홀(CT2)을 통해 제 2 게이트 전극(150)을 제 1 게이트 전극(110)에 전기적으로 연결할 수 있다. 상기 연결 전극(119)은 투명 도전 물질로 이루어질 수 있다.
상기 보호층(122) 상부에는 상기 드레인 전극(120)에 전기적으로 연결되는 제 1 전극(124)이 형성되어 있다. 상기 제 1 전극(124)은 후술하는 바와 같이 ITO와 같은 투명 전극(125)과, MoTi, Cu, Al, Mo, Ti 등과 같은 금속 또는 금속의 합금으로 이루어진 불투명 전극(126)을 이중층으로 제작하여 반투명 전극으로 사용할 수 있다.
상기 제 1 전극(124) 상에는, 상기 제 1 전극(124)의 일부를 노출시키는 개구부가 포함되는 뱅크층(128)이 형성되어 있다. 상기 뱅크층(128)의 상기 개구부에 발광층(미도시)이 형성된다. 상기 발광층은 저분자 또는 고분자 유기물로 구비될 수 있다.
상기 발광층 상부에는 제 2 전극(130)이 형성된다. 상기 제 2 전극(130)은 상기 뱅크층(128)의 상기 개구부를 덮으며 상기 기판(100) 전면에 증착될 수 있다.
상기 더블 게이트형 박막 트랜지스터는 OLED 구동소자로 사용할 수 있다.
도 5 및 도 6은 종래의 싱글 게이트형 박막 트랜지스터 및 본 발명의 실시예에 따른 더블 게이트형 박막 트랜지스터의 전기적 특성을 나타낸 그래프로서 온도 증가에 따른 종래의 싱글 게이트형 TFT와 본 발명의 더블 게이트형 TFT의 문턱 전압의 변화 특성을 도시한다. 여기서 가로축은 온도이고, 세로축은 문턱 전압을 나타낸다.
도 5 및 도 6을 참조하면, 온도 증가에 따라 문턱 전압의 이동(Shift)이 -특성을 보이며, 싱글 게이트 TFT에 비해 더블 게이트 TFT의 경우 문턱 전압의 변동성이 더 작은 것을 알 수 있다.
본 발명에 따른 더블 게이트형 박막 트랜지스터 및 그 제조 방법은 상기 실시예에 한정되지 않고, 본 발명의 취지에 어긋나지 않는 한도 내에서 본 발명이 속하는 기술 분야에서 상의 지식을 가진 자에 의하여 다양한 변화와 변형이 가능하다는 것은 명백하며, 이러한 변화와 변형이 본 발명에 속함은 첨부된 청구 범위를 통해 알 수 있다.
100 : 기판 124 : 제 1 전극
110 : 제 1 게이트 전극 125 : 투명 전극
112 : 게이트 절연막 126 : 불투명전극
114 : 반도체층 128 : 뱅크층
116: 식각 방지막(ESL) 130 : 발광층
118 : 소스 전극 150 : 제 2 게이트 전극
119 : 연결전극
120 : 드레인 전극
122 : 보호층
110 : 제 1 게이트 전극 125 : 투명 전극
112 : 게이트 절연막 126 : 불투명전극
114 : 반도체층 128 : 뱅크층
116: 식각 방지막(ESL) 130 : 발광층
118 : 소스 전극 150 : 제 2 게이트 전극
119 : 연결전극
120 : 드레인 전극
122 : 보호층
Claims (9)
- 기판 상에 형성되는 제 1 게이트 전극;
상기 제 1 게이트 전극 상부에 형성되는 게이트 절연막;
상기 제 2 게이트 전극에 대응되는 상기 게이트 절연막 상부에 형성되는 반도체층;
상기 반도체층 상부에 형성되는 식각 방지막(ESL);
상기 반도체층의 양단에 각각 접촉하며, 상기 식각 방지막(ESL) 상부에 서로 이격되게 형성되는 소스 전극 및 드레인 전극;
상기 소스 전극 및 드레인 전극 상부에 형성되는 보호층;
상기 보호층 상부에 형성되며, 투명전극과 불투명전극의 이중층으로 구성되는 제 2 게이트 전극;을 포함하는 더블 게이트형 박막 트랜지스터.
- 제 1 항에 있어서,
상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 연결하는 연결 전극을 더 포함하며, 상기 제 2 게이트 전극은 콘택홀을 통하여 상기 연결 전극과 연결되는 것을 특징으로 하는 더블 게이트형 박막 트랜지스터.
- 제 1 항에 있어서,
상기 제 2 게이트 전극의 이중층은 ITO, ZnO 중에 어느 하나를 포함하는 투명전극과 MoTi, Cu, Al, Mo, Ti 중 어느 하나 이상을 포함하는 불투명 전극을 형성하여 반투명한 상태로 사용하는 것을 특징으로 하는 더블 게이트형 박막 트랜지스터.
- 제 1 항에 있어서,
상기 반도체층은 In, Ga 및 Zn을 포함하는 산화물 반도체 물질을 포함하고, 상기 제 1 게이트 전극은 ITO, ZnO 중에 어느 하나를 포함하는 것을 특징으로 하는 더블 게이트형 박막 트랜지스터.
- 기판 상에 형성되는 제 1 게이트 전극;
상기 제 1 게이트 전극 상부에 형성되는 게이트 절연막;
상기 제 2 게이트 전극에 대응되는 상기 게이트 절연막 상부에 형성되는 반도체층;
상기 반도체층 상부에 형성되는 식각 방지막(ESL);
상기 반도체층의 양단에 각각 접촉하며, 상기 식각 방지막(ESL) 상부에 서로 이격되게 형성되는 소스 전극 및 드레인 전극;
상기 소스 전극 및 드레인 전극 상부에 형성되는 보호층;
상기 보호층 상부에 형성되며, 투명전극과 불투명전극의 이중층으로 구성되는 제 2 게이트 전극;
상기 보호층 상부에 형성되며, 상기 드레인 전극에 연결되는 제 1 전극;
상기 제 1 전극 상에 형성되며, 상기 제 1 전극의 일부를 노출시키는 개구부를 포함하는 뱅크층;
상기 뱅크층의 상기 개구부 내에 형성되는 발광층;
상기 발광층 상부에 형성되는 제 2 전극;을 포함하는 유기 발광 다이오드 표시장치.
- 기판 상에 제 1 게이트 전극을 형성하는 단계;
상기 제 1 게이트 전극 상부에 게이트 절연막을 형성하는 단계;
상기 제 1 게이트 전극에 대응되는 상기 게이트 절연막 상부에 반도체층을 형성하는 단계;
상기 반도체층 상부에 식각 방지막(ESL)을 형성하는 단계;
상기 반도체층의 양단에 각각 접촉하며, 상기 식각 방지막(ESL) 상부에 서로 이격되게 소스 전극 및 드레인 전극을 형성하는 단계;
상기 소스 전극 및 드레인 전극 상부에 보호층을 형성하는 단계;
상기 보호층 상부의 제 1 게이트 전극과 대응되는 위치에 반투명전극과 불투명전극의 이중층으로 구성되는 제 2 게이트 전극을 형성하는 단계;를 포함하는 더블 게이트형 박막 트랜지스터의 제조 방법.
- 제 6 항에 있어서,
상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 연결하는 연결 전극을 더 포함하며, 상기 제 2 게이트 전극은 콘택홀을 통하여 상기 연결 전극과 연결되는 것을 특징으로 하는 더블 게이트형 박막 트랜지스터의 제조 방법.
- 제 6 항에 있어서,
상기 제 2 게이트 전극의 의 이중층은 ITO, ZnO 중에 어느 하나를 포함하는 투명전극과 MoTi, Cu, Al, Mo, Ti 중 어느 하나 이상을 포함하는 불투명 전극을 형성하여 반투명한 상태로 사용하는 것을 특징으로 하는 더블 게이트형 박막 트랜지스터의 제조 방법.
- 제 6 항에 있어서,
상기 반도체층은 In, Ga 및 Zn을 포함하는 산화물 반도체 물질을 포함하며, 상기 제 1 게이트 전극은 ITO, ZnO 중에 어느 하나를 포함하는 것을 특징으로 하는 더블 게이트형 박막 트랜지스터의 제조 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021137382A1 (ko) * | 2019-12-30 | 2021-07-08 | 엘지디스플레이 주식회사 | 박막 트랜지스터 및 이를 이용한 표시패널 |
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Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6633330B2 (ja) * | 2014-09-26 | 2020-01-22 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN107408579B (zh) * | 2015-03-03 | 2021-04-02 | 株式会社半导体能源研究所 | 半导体装置、该半导体装置的制造方法或包括该半导体装置的显示装置 |
| CN104795496A (zh) * | 2015-04-08 | 2015-07-22 | 深圳市华星光电技术有限公司 | 双栅极器件以及双栅极器件的制造方法 |
| KR102629293B1 (ko) * | 2015-11-20 | 2024-01-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 이 반도체 장치의 제작 방법, 또는 이 반도체 장치를 가지는 표시 장치 |
| US10083991B2 (en) | 2015-12-28 | 2018-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Display device, display module, and electronic device |
| CN105785635A (zh) * | 2016-01-29 | 2016-07-20 | 上海天马微电子有限公司 | 半反半透式阵列基板、制作方法、显示面板和显示装置 |
| CN105655408A (zh) * | 2016-03-14 | 2016-06-08 | 京东方科技集团股份有限公司 | 薄膜晶体管、阵列基板及其制作和驱动方法、显示装置 |
| CN107564941B (zh) * | 2017-07-25 | 2019-05-03 | 武汉华星光电半导体显示技术有限公司 | 柔性oled阵列基板及其制作方法 |
| KR20210069835A (ko) * | 2019-12-04 | 2021-06-14 | 엘지디스플레이 주식회사 | 디스플레이 장치 |
| WO2024176379A1 (ja) * | 2023-02-22 | 2024-08-29 | シャープディスプレイテクノロジー株式会社 | 表示装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120007084A1 (en) * | 2010-07-07 | 2012-01-12 | Hye-Hyang Park | Double gate thin-film transistor and oled display apparatus including the same |
| US20120300151A1 (en) * | 2009-07-18 | 2012-11-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW575775B (en) * | 2001-01-29 | 2004-02-11 | Hitachi Ltd | Liquid crystal display device |
| CN100444405C (zh) | 2004-07-02 | 2008-12-17 | 中华映管股份有限公司 | 双栅级薄膜电晶体与像素结构及其制造方法 |
| US8586979B2 (en) * | 2008-02-01 | 2013-11-19 | Samsung Electronics Co., Ltd. | Oxide semiconductor transistor and method of manufacturing the same |
| EP2086013B1 (en) | 2008-02-01 | 2018-05-23 | Samsung Electronics Co., Ltd. | Oxide semiconductor transistor |
| JP5979627B2 (ja) | 2011-12-12 | 2016-08-24 | パナソニック液晶ディスプレイ株式会社 | 表示パネル、及び表示装置 |
-
2012
- 2012-12-11 KR KR1020120143606A patent/KR102089244B1/ko active IP Right Grant
-
2013
- 2013-12-05 US US14/097,743 patent/US9312353B2/en active Active
- 2013-12-11 CN CN201310674628.5A patent/CN103872259B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120300151A1 (en) * | 2009-07-18 | 2012-11-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US20120007084A1 (en) * | 2010-07-07 | 2012-01-12 | Hye-Hyang Park | Double gate thin-film transistor and oled display apparatus including the same |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11557636B2 (en) | 2019-09-04 | 2023-01-17 | Samsung Display Co., Ltd. | Display device and method of manufacturing the same |
| US12058897B2 (en) | 2019-09-04 | 2024-08-06 | Samsung Display Co., Ltd. | Display device and method of manufacturing the same |
| WO2021137382A1 (ko) * | 2019-12-30 | 2021-07-08 | 엘지디스플레이 주식회사 | 박막 트랜지스터 및 이를 이용한 표시패널 |
Also Published As
| Publication number | Publication date |
|---|---|
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| US20140159008A1 (en) | 2014-06-12 |
| CN103872259B (zh) | 2016-09-14 |
| CN103872259A (zh) | 2014-06-18 |
| US9312353B2 (en) | 2016-04-12 |
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