JPH06177383A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06177383A JPH06177383A JP6919193A JP6919193A JPH06177383A JP H06177383 A JPH06177383 A JP H06177383A JP 6919193 A JP6919193 A JP 6919193A JP 6919193 A JP6919193 A JP 6919193A JP H06177383 A JPH06177383 A JP H06177383A
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Abstract
(57)【要約】
【目的】 寄生容量が小さくマスクの位置ずれがない半
導体装置及びその製造方法を提供する。 【構成】 ガラス基板１上には第２のゲ−ト電極２が設
けられ、この第２のゲ−ト電極２上に順に第２のゲ−ト
絶縁膜３、ｐｏｌｙ−Ｓｉ層４、第１のゲ−ト絶縁膜
７、第１のゲ−ト電極８、層間絶縁膜９及びパシベ−シ
ョン膜１０が積層されると共に、第１のゲ−ト電極８と
第２のゲ−ト電極２とはｐｏｌｙ−Ｓｉ層４を挟んで略
相対することのない配置となっている。また、ｐｏｌｙ
−Ｓｉ層４の両端部にはイオン注入によりソ−ス拡散層
５及びドレイン拡散層６がそれぞれ形成されている。
導体装置及びその製造方法を提供する。 【構成】 ガラス基板１上には第２のゲ−ト電極２が設
けられ、この第２のゲ−ト電極２上に順に第２のゲ−ト
絶縁膜３、ｐｏｌｙ−Ｓｉ層４、第１のゲ−ト絶縁膜
７、第１のゲ−ト電極８、層間絶縁膜９及びパシベ−シ
ョン膜１０が積層されると共に、第１のゲ−ト電極８と
第２のゲ−ト電極２とはｐｏｌｙ−Ｓｉ層４を挟んで略
相対することのない配置となっている。また、ｐｏｌｙ
−Ｓｉ層４の両端部にはイオン注入によりソ−ス拡散層
５及びドレイン拡散層６がそれぞれ形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
にｐｏｌｙ−Ｓｉを用いた薄膜トランジスタ及びその製
造方法に関する。
にｐｏｌｙ−Ｓｉを用いた薄膜トランジスタ及びその製
造方法に関する。
【０００２】
【従来の技術】近年、アクティブマトリクスパネルにお
ける能動素子等として使用されてきたアモルファスシリ
コン薄膜トランジスタに代って、移動度が高いポリシリ
コンからなる薄膜トランジスタが提案されている。とこ
ろが、このポリシリコン薄膜トランジスタにおいては、
アモルファスシリコン薄膜トランジスタに比してリ−ク
電流が高いという欠点があり、この欠点を解決する技術
として、例えば、「Extended Abstracts of the 22nd C
onferenceonSolid State Devices and Materials （ p1
011）」には、ゲ−トとドレインの間にオフセット領域
と称される不純物がド−ピングされてない領域を設ける
と共に、その上面を覆うように第２のゲ−ト電極を設け
ることが提案されている。
ける能動素子等として使用されてきたアモルファスシリ
コン薄膜トランジスタに代って、移動度が高いポリシリ
コンからなる薄膜トランジスタが提案されている。とこ
ろが、このポリシリコン薄膜トランジスタにおいては、
アモルファスシリコン薄膜トランジスタに比してリ−ク
電流が高いという欠点があり、この欠点を解決する技術
として、例えば、「Extended Abstracts of the 22nd C
onferenceonSolid State Devices and Materials （ p1
011）」には、ゲ−トとドレインの間にオフセット領域
と称される不純物がド−ピングされてない領域を設ける
と共に、その上面を覆うように第２のゲ−ト電極を設け
ることが提案されている。
【０００３】図５には、かかる第２のゲ−ト電極を有す
る薄膜トランジスタの一構成例が示されており、以下、
同図を参照しつつその構成を概略的に説明する。この薄
膜トランジスタは、絶縁性基板１５上にｐｏｌｙ−Ｓｉ
層１６、ゲ−ト絶縁膜１７、第１のゲ−ト電極１８が順
に積層されている。そして、第１のゲ−ト電極１８及び
ゲ−ト絶縁膜１７を覆うように層間絶縁膜１９が形成さ
れると共に、この層間絶縁膜１９上に第２のゲ−ト電極
２０が設けられ、さらに、この第２のゲ−ト電極２０を
覆うようにパシベ−ション膜２３が積層されている。ま
た、ｐｏｌｙ−Ｓｉ層１６にはソ−ス拡散層２１及びド
レイン拡散層２２が設けられているものである。
る薄膜トランジスタの一構成例が示されており、以下、
同図を参照しつつその構成を概略的に説明する。この薄
膜トランジスタは、絶縁性基板１５上にｐｏｌｙ−Ｓｉ
層１６、ゲ−ト絶縁膜１７、第１のゲ−ト電極１８が順
に積層されている。そして、第１のゲ−ト電極１８及び
ゲ−ト絶縁膜１７を覆うように層間絶縁膜１９が形成さ
れると共に、この層間絶縁膜１９上に第２のゲ−ト電極
２０が設けられ、さらに、この第２のゲ−ト電極２０を
覆うようにパシベ−ション膜２３が積層されている。ま
た、ｐｏｌｙ−Ｓｉ層１６にはソ−ス拡散層２１及びド
レイン拡散層２２が設けられているものである。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
構成において、第２のゲ−ト電極２０は層間絶縁膜１９
を介して第１のゲ−ト電極１８の上に、オ−バ−ラップ
するように配置されているので、第１のゲ−ト電極１８
の横方向（図５において紙面左右方向）の長さｄ１に対
応する第２のゲ−ト電極２０の部位が第１のゲ−ト電極
１８と平行平板コンデンサを形成することとなり、不必
要な寄生容量となる。また、第２のゲ−ト電極２０とソ
−ス・ドレイン拡散層２１，２２は、いわゆる自己整合
的に製造されていないので、図５（ａ）においてｄ２で
示されたように、第２のゲ−ト電極２０とソ−ス・ドレ
イン拡散層２１，２２とがその積層方向（図５において
紙面上下方向）においてオ−バラップする部位が生ずる
ことがあり、この部分で寄生容量が形成されることとな
る。この第１及び第２のゲ−ト電極１８、２０間或いは
第２のゲ−ト電極２０とソ−ス・ドレイン拡散層２１，
２２間で生ずる寄生容量は、薄膜トランジスタの非導通
状態から導通状態になる速度を遅延させ、またいわゆる
フィ−ドスル−による電圧低下を招き、トランジスタ特
性を悪化させるという問題があった。またさらに、上記
構成の薄膜トランジスタの製造過程において、マスク合
わせにの際に、図５（ｂ）に示されるように位置ずれｄ
３が生じることがあり、これによりソ−ス拡散層２１と
ドレイン拡散層２２との間に第２のゲ−ト電極２０から
の電界が印加されない真性のｐｏｌｙ−Ｓｉ層１６が形
成されることとなり、その結果、導通時の電流（オン電
流）が低下することとなるという問題があった。
構成において、第２のゲ−ト電極２０は層間絶縁膜１９
を介して第１のゲ−ト電極１８の上に、オ−バ−ラップ
するように配置されているので、第１のゲ−ト電極１８
の横方向（図５において紙面左右方向）の長さｄ１に対
応する第２のゲ−ト電極２０の部位が第１のゲ−ト電極
１８と平行平板コンデンサを形成することとなり、不必
要な寄生容量となる。また、第２のゲ−ト電極２０とソ
−ス・ドレイン拡散層２１，２２は、いわゆる自己整合
的に製造されていないので、図５（ａ）においてｄ２で
示されたように、第２のゲ−ト電極２０とソ−ス・ドレ
イン拡散層２１，２２とがその積層方向（図５において
紙面上下方向）においてオ−バラップする部位が生ずる
ことがあり、この部分で寄生容量が形成されることとな
る。この第１及び第２のゲ−ト電極１８、２０間或いは
第２のゲ−ト電極２０とソ−ス・ドレイン拡散層２１，
２２間で生ずる寄生容量は、薄膜トランジスタの非導通
状態から導通状態になる速度を遅延させ、またいわゆる
フィ−ドスル−による電圧低下を招き、トランジスタ特
性を悪化させるという問題があった。またさらに、上記
構成の薄膜トランジスタの製造過程において、マスク合
わせにの際に、図５（ｂ）に示されるように位置ずれｄ
３が生じることがあり、これによりソ−ス拡散層２１と
ドレイン拡散層２２との間に第２のゲ−ト電極２０から
の電界が印加されない真性のｐｏｌｙ−Ｓｉ層１６が形
成されることとなり、その結果、導通時の電流（オン電
流）が低下することとなるという問題があった。
【０００５】本発明は、上記実情に鑑みてなされたもの
で、寄生容量が小さな第２のゲ−ト電極を有する薄膜ト
ランジスタ及びその製造方法を提供するものである。
で、寄生容量が小さな第２のゲ−ト電極を有する薄膜ト
ランジスタ及びその製造方法を提供するものである。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
め請求項１記載の発明に係る半導体装置は、ソ−ス不純
物拡散層とドレイン不純物拡散層との間に真性半導体領
域を設けると共に、前記真性半導体領域を挟んで第１の
ゲ−ト電極と第２のゲ−ト電極を設け、これら第１及び
第２のゲ−ト電極並びに前記真性半導体領域の積層方向
において、前記第１のゲ−ト電極及び第２のゲ−ト電極
は重なり領域を殆ど有しないように配置されてなるもの
である。また、請求項２記載の発明に係る半導体装置の
製造方法は、ソ−ス不純物拡散層とドレイン不純物拡散
層との間に真性半導体領域を設けると共に、前記真性半
導体領域を挟んで第１のゲ−ト電極と第２のゲ−ト電極
を設け、これら第１及び第２のゲ−ト電極並びに前記真
性半導体領域の積層方向において、前記第１のゲ−ト電
極及び第２のゲ−ト電極は重なり領域を殆ど有しないよ
うに配置された半導体装置の製造方法において、絶縁基
板上に第２のゲ−ト電極を配置する工程と、前記第２の
ゲ−ト電極を覆うように前記第２のゲ−ト電極上に真性
半導体領域を設ける工程と、前記真性半導体領域を介し
て前記第２のゲ−ト電極と相対することなく前記真性半
導体領域上に第１のゲ−ト電極を配する工程と、前記第
１及び第２のゲ−ト電極と自己整合的に前記真性半導体
領域の両端部にソ−ス不純物拡散領域とドレイン不純物
拡散領域とを形成する工程と、を含んでなるものであ
る。
め請求項１記載の発明に係る半導体装置は、ソ−ス不純
物拡散層とドレイン不純物拡散層との間に真性半導体領
域を設けると共に、前記真性半導体領域を挟んで第１の
ゲ−ト電極と第２のゲ−ト電極を設け、これら第１及び
第２のゲ−ト電極並びに前記真性半導体領域の積層方向
において、前記第１のゲ−ト電極及び第２のゲ−ト電極
は重なり領域を殆ど有しないように配置されてなるもの
である。また、請求項２記載の発明に係る半導体装置の
製造方法は、ソ−ス不純物拡散層とドレイン不純物拡散
層との間に真性半導体領域を設けると共に、前記真性半
導体領域を挟んで第１のゲ−ト電極と第２のゲ−ト電極
を設け、これら第１及び第２のゲ−ト電極並びに前記真
性半導体領域の積層方向において、前記第１のゲ−ト電
極及び第２のゲ−ト電極は重なり領域を殆ど有しないよ
うに配置された半導体装置の製造方法において、絶縁基
板上に第２のゲ−ト電極を配置する工程と、前記第２の
ゲ−ト電極を覆うように前記第２のゲ−ト電極上に真性
半導体領域を設ける工程と、前記真性半導体領域を介し
て前記第２のゲ−ト電極と相対することなく前記真性半
導体領域上に第１のゲ−ト電極を配する工程と、前記第
１及び第２のゲ−ト電極と自己整合的に前記真性半導体
領域の両端部にソ−ス不純物拡散領域とドレイン不純物
拡散領域とを形成する工程と、を含んでなるものであ
る。
【０００７】
【作用】請求項１記載の半導体装置においては、真性半
導体領域を挟むように第１及び第２のゲ−ト電極を設け
しかもこの第１のゲ−ト電極と第２のゲ−ト電極とが真
性半導体を介して相対しないように配置しているので、
従来のように第１のゲ−ト電極と第２のゲ−ト電極との
間で寄生容量となるコンデンサを形成することが殆どな
くなり、寄生容量による動作速度の遅延が激減すること
となる。また、請求項２記載の半導体装置の製造方法に
おいては、特に、第１及び第２のゲ−ト電極と自己整合
的にソ−ス・ドレイン不純物拡散領域が真性半導体領域
に形成されるので、従来のようにマスクの位置ずれによ
り第１及び第２のゲ−ト電極のいずれの電極の直下にも
位置しない真性半導体領域が形成されるようなことが防
がれることとなる。
導体領域を挟むように第１及び第２のゲ−ト電極を設け
しかもこの第１のゲ−ト電極と第２のゲ−ト電極とが真
性半導体を介して相対しないように配置しているので、
従来のように第１のゲ−ト電極と第２のゲ−ト電極との
間で寄生容量となるコンデンサを形成することが殆どな
くなり、寄生容量による動作速度の遅延が激減すること
となる。また、請求項２記載の半導体装置の製造方法に
おいては、特に、第１及び第２のゲ−ト電極と自己整合
的にソ−ス・ドレイン不純物拡散領域が真性半導体領域
に形成されるので、従来のようにマスクの位置ずれによ
り第１及び第２のゲ−ト電極のいずれの電極の直下にも
位置しない真性半導体領域が形成されるようなことが防
がれることとなる。
【０００８】
【実施例】以下、図１乃至図４を参照しつつ、本発明に
係る薄膜トランジタ及びその製造方法について説明す
る。ここで、図１は本発明に係る薄膜トランジスタの一
実施例を示す縦断面図、図２及び図４は本発明に係る薄
膜トランジスタの製造プロセスを説明するための製造過
程の主要部における縦断面図である。この薄膜トランジ
スタは、ガラス基板１の上に第２のゲ−ト電極２が配さ
れ、この第２のゲ−ト電極２及びガラス基板１を覆うよ
うに第２のゲ−ト絶縁膜３が積層されている。さらに、
この第２のゲ−ト絶縁膜３の上にはｐｏｌｙ−Ｓｉ層４
が積層され、このｐｏｌｙ−Ｓｉ層４の一部にはイオン
注入によるソ−ス拡散層５及びドレイン拡散層６が形成
されている。そして、このｐｏｌｙ−Ｓｉ層４及び第２
のゲ−ト絶縁膜３の一部を覆うように第１のゲ−ト絶縁
膜７が積層され、その上に第１のゲ−ト電極８が形成さ
れると共に、この第１のゲ−ト電極８及び第１のゲ−ト
絶縁膜７の一部を覆うように層間絶縁膜９が設けられ、
さらに、この層間絶縁膜９にはパシベ−ション膜１０が
積層されている。
係る薄膜トランジタ及びその製造方法について説明す
る。ここで、図１は本発明に係る薄膜トランジスタの一
実施例を示す縦断面図、図２及び図４は本発明に係る薄
膜トランジスタの製造プロセスを説明するための製造過
程の主要部における縦断面図である。この薄膜トランジ
スタは、ガラス基板１の上に第２のゲ−ト電極２が配さ
れ、この第２のゲ−ト電極２及びガラス基板１を覆うよ
うに第２のゲ−ト絶縁膜３が積層されている。さらに、
この第２のゲ−ト絶縁膜３の上にはｐｏｌｙ−Ｓｉ層４
が積層され、このｐｏｌｙ−Ｓｉ層４の一部にはイオン
注入によるソ−ス拡散層５及びドレイン拡散層６が形成
されている。そして、このｐｏｌｙ−Ｓｉ層４及び第２
のゲ−ト絶縁膜３の一部を覆うように第１のゲ−ト絶縁
膜７が積層され、その上に第１のゲ−ト電極８が形成さ
れると共に、この第１のゲ−ト電極８及び第１のゲ−ト
絶縁膜７の一部を覆うように層間絶縁膜９が設けられ、
さらに、この層間絶縁膜９にはパシベ−ション膜１０が
積層されている。
【０００９】そして、層間絶縁膜９にはソ−ス・ドレイ
ン拡散層５，６に連通するコンタクト孔１１が形成され
ており、層間絶縁膜９の上から、このコンタクト孔１１
を介してソ−ス・ドレイン電極１２，１３が、それぞれ
設けられている。また、本実施例の第２のゲ−ト電極２
は、積層方向（図１において紙面上下方向）に対して略
直交する方向においてソ−ス・ドレイン拡散層５，６と
第１のゲ−ト電極８の間に位置するように設けられてい
るもので、図１において紙面表裏方向が長手軸方向軸と
なるように形成されており、図１に現われている２つの
部位は長手軸方向の一方で接続されているものである。
さらに、この第２のゲ−ト電極２のソ−ス拡散層５側に
配される部位２（図１において中央左側に配された部
位）のソ−ス拡散層５に近い側縁部分イはこの薄膜トラ
ンジスタの積層方向において第２のゲ−ト絶縁膜３を介
してソ−ス拡散層５とオ−バラップしており、また、ド
レイン拡散層６側に配される第２のゲ−ト電極２の部位
の側縁部分ロは、この薄膜トランジスタの積層方向にお
いて第２のゲ−ト絶縁膜３を介してドレイン拡散層６
と、それぞれオ−バラップするように配設されている。
ン拡散層５，６に連通するコンタクト孔１１が形成され
ており、層間絶縁膜９の上から、このコンタクト孔１１
を介してソ−ス・ドレイン電極１２，１３が、それぞれ
設けられている。また、本実施例の第２のゲ−ト電極２
は、積層方向（図１において紙面上下方向）に対して略
直交する方向においてソ−ス・ドレイン拡散層５，６と
第１のゲ−ト電極８の間に位置するように設けられてい
るもので、図１において紙面表裏方向が長手軸方向軸と
なるように形成されており、図１に現われている２つの
部位は長手軸方向の一方で接続されているものである。
さらに、この第２のゲ−ト電極２のソ−ス拡散層５側に
配される部位２（図１において中央左側に配された部
位）のソ−ス拡散層５に近い側縁部分イはこの薄膜トラ
ンジスタの積層方向において第２のゲ−ト絶縁膜３を介
してソ−ス拡散層５とオ−バラップしており、また、ド
レイン拡散層６側に配される第２のゲ−ト電極２の部位
の側縁部分ロは、この薄膜トランジスタの積層方向にお
いて第２のゲ−ト絶縁膜３を介してドレイン拡散層６
と、それぞれオ−バラップするように配設されている。
【００１０】次に、上記構成の薄膜トランジスタの製造
プロセスについて、図２乃至図４を参照しつつ説明す
る。先ず、ガラス基板１にＴａを堆積させた後、パタ−
ニングにより第２のゲ−ト電極２を形成する（図２
（ａ）参照）。続いて、プラズマＣＶＤによりＳｉＯ2
とａ−Ｓｉを順に約５０ｎｍ程度ずつ堆積することによ
ってＳｉＯ2 からなる第２のゲ−ト絶縁膜３を形成し、
その後、赤外線ランプヒ−タ或いはレ−ザ−光線でアニ
−ルし、ａ−Ｓｉをｐｏｌｙ−Ｓｉに成長させ、パタ−
ニングすることによってｐｏｌｙ−Ｓｉ層４を形成する
（図２（ｂ）参照）。
プロセスについて、図２乃至図４を参照しつつ説明す
る。先ず、ガラス基板１にＴａを堆積させた後、パタ−
ニングにより第２のゲ−ト電極２を形成する（図２
（ａ）参照）。続いて、プラズマＣＶＤによりＳｉＯ2
とａ−Ｓｉを順に約５０ｎｍ程度ずつ堆積することによ
ってＳｉＯ2 からなる第２のゲ−ト絶縁膜３を形成し、
その後、赤外線ランプヒ−タ或いはレ−ザ−光線でアニ
−ルし、ａ−Ｓｉをｐｏｌｙ−Ｓｉに成長させ、パタ−
ニングすることによってｐｏｌｙ−Ｓｉ層４を形成する
（図２（ｂ）参照）。
【００１１】次に、ＳｉＯ2 をｐｏｌｙ−Ｓｉ層４及び
第２のゲ−ト絶縁膜３を覆うように堆積して第１のゲ−
ト絶縁膜７を形成する。続いて、第１のゲ−ト絶縁膜７
の上にｐｏｌｙ−Ｓｉを堆積し、パタ−ニングすること
により第１のゲ−ト電極８を形成する。ここで、第１の
ゲ−ト電極８は、この薄膜トランジスタの積層方向（図
１において紙面上下方向）に略直交する横方向で、図２
（ｃ）にΔｌで示されたように、第２のゲ−ト電極２と
僅かなオ−バラップを生ずるように形成する。次に、レ
ジスト１４ａを第１のゲ−ト電極８を覆うように塗布し
（図３（ａ）参照）、第１及び第２のゲ−ト電極８，２
をマスクとしてガラス基板１の裏面より露光してポスト
ベ−クする。尚、同一基板にＣＭＯＳ回路を設けるよう
な場合は、図３（ｂ）に示されるように必要な箇所にレ
ジスト１４ｂを塗布し、例えば、ｐ型領域などをマスキ
ングする。
第２のゲ−ト絶縁膜３を覆うように堆積して第１のゲ−
ト絶縁膜７を形成する。続いて、第１のゲ−ト絶縁膜７
の上にｐｏｌｙ−Ｓｉを堆積し、パタ−ニングすること
により第１のゲ−ト電極８を形成する。ここで、第１の
ゲ−ト電極８は、この薄膜トランジスタの積層方向（図
１において紙面上下方向）に略直交する横方向で、図２
（ｃ）にΔｌで示されたように、第２のゲ−ト電極２と
僅かなオ−バラップを生ずるように形成する。次に、レ
ジスト１４ａを第１のゲ−ト電極８を覆うように塗布し
（図３（ａ）参照）、第１及び第２のゲ−ト電極８，２
をマスクとしてガラス基板１の裏面より露光してポスト
ベ−クする。尚、同一基板にＣＭＯＳ回路を設けるよう
な場合は、図３（ｂ）に示されるように必要な箇所にレ
ジスト１４ｂを塗布し、例えば、ｐ型領域などをマスキ
ングする。
【００１２】次に、レジスト１４ａをマスクとしてイオ
ン注入（図３（ｂ）において実線矢印はイオン流を表
示）を行い、ソ−ス拡散層５及びドレイン拡散層６とし
ての不純物拡散領域を形成する。そして、ソ−ス・ドレ
イン拡散層５，６を形成後、レジスト１４ａを剥離し
（上述のようにレジスト１４ｂも塗布した場合にはこの
レジスト１４ｂも同時に剥離する。）、赤外線ランプヒ
−タ或いはレ−ザ−光線で、ソ−ス拡散層５及びドレイ
ン拡散層６を活性化する。続いて、プラズマＣＶＤによ
りＳｉＯ2を５００ｎｍ乃至１μｍ程度堆積して層間絶
縁膜９を形成する（図４参照）。また、この層間絶縁膜
９にはコンタクト孔１１を形成する。そして、水素プラ
ズマ処理により、ソ−ス・ドレイン拡散層５，６と第１
のゲ−ト絶縁膜７との境界面におけるダングリングボン
ドを水素で終端して欠陥準位密度を低減する。
ン注入（図３（ｂ）において実線矢印はイオン流を表
示）を行い、ソ−ス拡散層５及びドレイン拡散層６とし
ての不純物拡散領域を形成する。そして、ソ−ス・ドレ
イン拡散層５，６を形成後、レジスト１４ａを剥離し
（上述のようにレジスト１４ｂも塗布した場合にはこの
レジスト１４ｂも同時に剥離する。）、赤外線ランプヒ
−タ或いはレ−ザ−光線で、ソ−ス拡散層５及びドレイ
ン拡散層６を活性化する。続いて、プラズマＣＶＤによ
りＳｉＯ2を５００ｎｍ乃至１μｍ程度堆積して層間絶
縁膜９を形成する（図４参照）。また、この層間絶縁膜
９にはコンタクト孔１１を形成する。そして、水素プラ
ズマ処理により、ソ−ス・ドレイン拡散層５，６と第１
のゲ−ト絶縁膜７との境界面におけるダングリングボン
ドを水素で終端して欠陥準位密度を低減する。
【００１３】次に、層間絶縁膜９の上に例えばアルミニ
ウムを着膜し、パタ−ニングすることによってソ−ス・
ドレイン電極１２，１３を形成し、最後にＳｉＯＮを堆
積してパシベ−ション膜１０を形成することによって薄
膜トランジスタが完成する（図１参照）。本実施例にお
いては、第１のゲ−ト電極８と第２のゲ−ト電極２とが
ｐｏｌｙ−Ｓｉ層４を挟んで殆ど対向しないように配置
してあるので、両者間に生ずる静電容量が殆どなく、こ
のため従来に比して寄生容量が小さくなり、寄生容量を
原因とするトランジスタ動作速度の遅延が減少すること
となる。また、ソ−ス・ドレイン拡散層５，６を第１の
ゲ−ト電極８及び第２のゲ−ト電極２と自己整合的に形
成するようにしたので、第２のゲ−ト電極２とソ−ス・
ドレイン拡散層５，６との間の寄生容量が減少すること
になり、いわゆるフィ−ドスル−による電圧低下が減少
する。また、従来と異なりマスクの位置ずれにより図５
（ｂ）に示したように第１及び第２のゲ−ト電極のいず
れとも相対することのない半導体真性領域が生ずるよう
なことがなくなり、そのため、かかる真性半導体領域の
発生によるトタンジスタ動作時の電流の低下という不都
合が確実に回避でき安定した動作特性を有する薄膜トラ
ンジスタとなる。
ウムを着膜し、パタ−ニングすることによってソ−ス・
ドレイン電極１２，１３を形成し、最後にＳｉＯＮを堆
積してパシベ−ション膜１０を形成することによって薄
膜トランジスタが完成する（図１参照）。本実施例にお
いては、第１のゲ−ト電極８と第２のゲ−ト電極２とが
ｐｏｌｙ−Ｓｉ層４を挟んで殆ど対向しないように配置
してあるので、両者間に生ずる静電容量が殆どなく、こ
のため従来に比して寄生容量が小さくなり、寄生容量を
原因とするトランジスタ動作速度の遅延が減少すること
となる。また、ソ−ス・ドレイン拡散層５，６を第１の
ゲ−ト電極８及び第２のゲ−ト電極２と自己整合的に形
成するようにしたので、第２のゲ−ト電極２とソ−ス・
ドレイン拡散層５，６との間の寄生容量が減少すること
になり、いわゆるフィ−ドスル−による電圧低下が減少
する。また、従来と異なりマスクの位置ずれにより図５
（ｂ）に示したように第１及び第２のゲ−ト電極のいず
れとも相対することのない半導体真性領域が生ずるよう
なことがなくなり、そのため、かかる真性半導体領域の
発生によるトタンジスタ動作時の電流の低下という不都
合が確実に回避でき安定した動作特性を有する薄膜トラ
ンジスタとなる。
【００１４】次に、図６乃至図８を参照しつつ他の実施
例について説明する。この実施例は図１乃至図４で説明
した先の実施例を次述するような点においてさらに改良
したものである。すなわち、先に示された実施例におい
ては、第２のゲ−ト電極２、ソ−ス及びドレイン拡散領
層５，６は、フォトリソグラフィ−法により形成されて
いるために、その製造工程におけるマスクパタ−ンの位
置合せにおいて位置ずれが多少なりとも生ずる。特に、
積層方向において、第２のゲ−ト電極２とソ−ス・ドレ
イン拡散層５，６とが図１に示されたようなオ−バラッ
プ部分イ，ロが全く生じないことも在り得る。この場
合、積層方向で第２のゲ−ト電極とソ−ス・ドレイン領
域との間には真性半導体領域が形成されることになり
（例えば、図５（ｂ）に示された状態に相当）、薄膜ト
ランジスタの動作特性を極端に低下させることとなる。
このため、フォトリソグラフィ−法により第２のゲ−ト
電極及びソ−ス・ドレイン領域を形成する場合、実際に
は、図１において符号イ，ロで示されたようなオ−バラ
ップ領域を意図的に形成するようにして真性半導体領域
が形成されるのを防止している。しかしながら、かかる
オ−バラップ領域は、いわゆる寄生容量として作用し、
真性半導体領域による影響程ではないにしても出力電圧
の低下等を招く原因となる。
例について説明する。この実施例は図１乃至図４で説明
した先の実施例を次述するような点においてさらに改良
したものである。すなわち、先に示された実施例におい
ては、第２のゲ−ト電極２、ソ−ス及びドレイン拡散領
層５，６は、フォトリソグラフィ−法により形成されて
いるために、その製造工程におけるマスクパタ−ンの位
置合せにおいて位置ずれが多少なりとも生ずる。特に、
積層方向において、第２のゲ−ト電極２とソ−ス・ドレ
イン拡散層５，６とが図１に示されたようなオ−バラッ
プ部分イ，ロが全く生じないことも在り得る。この場
合、積層方向で第２のゲ−ト電極とソ−ス・ドレイン領
域との間には真性半導体領域が形成されることになり
（例えば、図５（ｂ）に示された状態に相当）、薄膜ト
ランジスタの動作特性を極端に低下させることとなる。
このため、フォトリソグラフィ−法により第２のゲ−ト
電極及びソ−ス・ドレイン領域を形成する場合、実際に
は、図１において符号イ，ロで示されたようなオ−バラ
ップ領域を意図的に形成するようにして真性半導体領域
が形成されるのを防止している。しかしながら、かかる
オ−バラップ領域は、いわゆる寄生容量として作用し、
真性半導体領域による影響程ではないにしても出力電圧
の低下等を招く原因となる。
【００１５】図６乃至図８に示された実施例は、かかる
観点にたってさらに良好な特性を有する薄膜トランジス
タを提供するものである。尚、図１乃至図４で示された
実施例と同一の構成要素については同一の符号を付して
その説明を省略し、以下、異なる点を中心に説明する。
先ず、この実施例における半導体装置としての薄膜トラ
ンジスタの構成は、図８（ｃ）に示されているが、基本
的には図１に示された先の実施例と同一である。尚、本
実施例はｎ型ｐｏｌｙ−Ｓｉの薄膜トランジスタの場合
の例である。この実施例が図１乃至図４に示された実施
例に比して特徴的な構成は、積層方向において第２のゲ
−ト電極２とソ−ス・ドレイン拡散層５，６とのオ−バ
ラップ領域が殆どないことである。このようにこの実施
例の薄膜トランジスタがオ−バラップ領域を殆ど有しな
いのは、次述するような製造プロセスを経て製造される
ためである。
観点にたってさらに良好な特性を有する薄膜トランジス
タを提供するものである。尚、図１乃至図４で示された
実施例と同一の構成要素については同一の符号を付して
その説明を省略し、以下、異なる点を中心に説明する。
先ず、この実施例における半導体装置としての薄膜トラ
ンジスタの構成は、図８（ｃ）に示されているが、基本
的には図１に示された先の実施例と同一である。尚、本
実施例はｎ型ｐｏｌｙ−Ｓｉの薄膜トランジスタの場合
の例である。この実施例が図１乃至図４に示された実施
例に比して特徴的な構成は、積層方向において第２のゲ
−ト電極２とソ−ス・ドレイン拡散層５，６とのオ−バ
ラップ領域が殆どないことである。このようにこの実施
例の薄膜トランジスタがオ−バラップ領域を殆ど有しな
いのは、次述するような製造プロセスを経て製造される
ためである。
【００１６】次にこの薄膜トランジスタの製造プロセス
について説明する。先ず、ガラス基板１の上に、例えば
Ｔａ等の高融点金属を、７０ｎｍ程度堆積させ、パタ−
ニングすることにより第２のゲ−ト電極２を形成する
（図６（ａ）参照）。続いて、プラズマＣＶＤ法により
ＳｉＯ2 とａ−Ｓｉとを順に、例えば５０ｎｍ程度づつ
堆積させることによって、ＳｉＯ2 からなる第２の絶縁
膜３を形成し、その後、赤外線ランプヒ−タ或いはレ−
ザ−光線でアニ−ルし、ａ−Ｓｉをｐｏｌｙ−Ｓｉに成
長させ、パタ−ニングすることによってｐｏｌｙ−Ｓｉ
層４を形成する（図６（ｂ）参照）。
について説明する。先ず、ガラス基板１の上に、例えば
Ｔａ等の高融点金属を、７０ｎｍ程度堆積させ、パタ−
ニングすることにより第２のゲ−ト電極２を形成する
（図６（ａ）参照）。続いて、プラズマＣＶＤ法により
ＳｉＯ2 とａ−Ｓｉとを順に、例えば５０ｎｍ程度づつ
堆積させることによって、ＳｉＯ2 からなる第２の絶縁
膜３を形成し、その後、赤外線ランプヒ−タ或いはレ−
ザ−光線でアニ−ルし、ａ−Ｓｉをｐｏｌｙ−Ｓｉに成
長させ、パタ−ニングすることによってｐｏｌｙ−Ｓｉ
層４を形成する（図６（ｂ）参照）。
【００１７】次に、ｐｏｌｙ−Ｓｉ層４及び第２のゲ−
ト絶縁膜３を覆うように、ＳｉＯ2を、１００ｎｍ程度
堆積させて第１のゲ−ト絶縁膜７を形成する。さらに、
第１のゲ−ト絶縁膜７の上にｎ+ ド−プドｐｏｌｙ−Ｓ
ｉを５０ｎｍ程度堆積させ、ｎ+ ド−プドｐｏｌｙ−Ｓ
ｉ層２４を形成し、その後、このｎ+ ド−プドｐｏｌｙ
−Ｓｉ層２４にネガレジスト２５を、堆積方向で第２の
ゲ−ト電極２の上部に位置する部位を除いた部分に塗布
する（図６（ｃ）参照）。そして、基板１の裏面より露
光、現像、ポストベ−クする。
ト絶縁膜３を覆うように、ＳｉＯ2を、１００ｎｍ程度
堆積させて第１のゲ−ト絶縁膜７を形成する。さらに、
第１のゲ−ト絶縁膜７の上にｎ+ ド−プドｐｏｌｙ−Ｓ
ｉを５０ｎｍ程度堆積させ、ｎ+ ド−プドｐｏｌｙ−Ｓ
ｉ層２４を形成し、その後、このｎ+ ド−プドｐｏｌｙ
−Ｓｉ層２４にネガレジスト２５を、堆積方向で第２の
ゲ−ト電極２の上部に位置する部位を除いた部分に塗布
する（図６（ｃ）参照）。そして、基板１の裏面より露
光、現像、ポストベ−クする。
【００１８】次いで、積層方向で第２のゲ−ト電極２の
上部に位置するｐｏｌｙ−Ｓｉ層２５の部位をエッチン
グにより除去する。これにより、第１のゲ−ト電極８が
形成されることとなる。そして、ネガレジスト２５を剥
離した後、第１のゲ−ト電極８及びその周辺部分にポジ
レジスト塗布し（図７（ａ）参照）、横方向（図７にお
いて紙面左右方向）で第１のゲ−ト電極８より若干広い
範囲を含むように露光する。露光後、第１のゲ−ト電極
８以外の不要なｐｏｌｙ−Ｓｉ層２４をエッチングによ
り除去することによって第１のゲ−ト電極８が残ること
となる（図７（ｂ）参照）。
上部に位置するｐｏｌｙ−Ｓｉ層２５の部位をエッチン
グにより除去する。これにより、第１のゲ−ト電極８が
形成されることとなる。そして、ネガレジスト２５を剥
離した後、第１のゲ−ト電極８及びその周辺部分にポジ
レジスト塗布し（図７（ａ）参照）、横方向（図７にお
いて紙面左右方向）で第１のゲ−ト電極８より若干広い
範囲を含むように露光する。露光後、第１のゲ−ト電極
８以外の不要なｐｏｌｙ−Ｓｉ層２４をエッチングによ
り除去することによって第１のゲ−ト電極８が残ること
となる（図７（ｂ）参照）。
【００１９】次に、第１のゲ−ト電極８及びその周辺の
部分にレジスト２６塗布し（図７（ｃ）参照）、この
後、第１のゲ−ト電極８及び第２のゲ−ト電極２をにマ
スクとして基板１の裏面から露光、現像、ポストベ−ク
する。ここで、同一基板１上にＣＭＯＳ回路をも形成す
るような場合は、さらに図８（ａ）に示されるように必
要な箇所にもレジスト２７を塗布し、例えば、ｐ型領域
などをマスクキングする。続いて、レジスト２６，２７
をマスクとしてイオン注入を行い、ソ−ス拡散層５及び
ドレイン拡散層６を形成する（図８（ａ）参照）。そし
て、レジスト２６，２７を剥離し、赤外線ランプヒ−タ
或いはレ−ザ−光線で、ソ−ス・ドレイン拡散層５，６
を活性化する。
部分にレジスト２６塗布し（図７（ｃ）参照）、この
後、第１のゲ−ト電極８及び第２のゲ−ト電極２をにマ
スクとして基板１の裏面から露光、現像、ポストベ−ク
する。ここで、同一基板１上にＣＭＯＳ回路をも形成す
るような場合は、さらに図８（ａ）に示されるように必
要な箇所にもレジスト２７を塗布し、例えば、ｐ型領域
などをマスクキングする。続いて、レジスト２６，２７
をマスクとしてイオン注入を行い、ソ−ス拡散層５及び
ドレイン拡散層６を形成する（図８（ａ）参照）。そし
て、レジスト２６，２７を剥離し、赤外線ランプヒ−タ
或いはレ−ザ−光線で、ソ−ス・ドレイン拡散層５，６
を活性化する。
【００２０】次に、プラズマＣＶＤ法によりＳｉＯ 2 を
５００ｎｍ乃至１μｍ程度堆積させて層間絶縁膜９を形
成する（図８（ｂ）参照）。続いて、層間絶縁膜９にコ
ンタクト孔１１を形成する。コンタクト孔１１形成後、
水素プラズマ処理を行うことによって、ソ−ス・ドレイ
ン拡散層５，６と第１のゲ−ト絶縁膜７との境界面にお
けるダングリングボンドを水素で終端して欠陥準位密度
を低減する。最後に、層間絶縁膜９の上に、例えばアル
ミニウムを着膜し、パタ−ニングすることによってソ−
ス・ドレイン電極１２，１３を形成し、ＳｉＯＮを堆積
してパシベ−ション膜１０を形成することによって薄膜
トランジスタが完成する（図８（ｃ）参照）。
５００ｎｍ乃至１μｍ程度堆積させて層間絶縁膜９を形
成する（図８（ｂ）参照）。続いて、層間絶縁膜９にコ
ンタクト孔１１を形成する。コンタクト孔１１形成後、
水素プラズマ処理を行うことによって、ソ−ス・ドレイ
ン拡散層５，６と第１のゲ−ト絶縁膜７との境界面にお
けるダングリングボンドを水素で終端して欠陥準位密度
を低減する。最後に、層間絶縁膜９の上に、例えばアル
ミニウムを着膜し、パタ−ニングすることによってソ−
ス・ドレイン電極１２，１３を形成し、ＳｉＯＮを堆積
してパシベ−ション膜１０を形成することによって薄膜
トランジスタが完成する（図８（ｃ）参照）。
【００２１】この図６乃至図８に示された実施例では、
第１及び第２のゲ−ト電極８，２をマスクとして基板１
裏面より露光等の処理を行い、その後イオン注入を行う
ようにしているので、イオン注入によりソ−ス・ドレイ
ン拡散層５，６となる領域が、この薄膜トランジスタの
積層方向で第２のゲ−ト電極２とオ−バラップする部位
を有するようなことが殆どなく、このため従来と異なり
第２のゲ−ト電極２とソ−ス・ドレイン拡散層５，６と
の間に寄生容量が形成されるようなことが殆どなくな
り、より特性良好な薄膜トランジスタを提供することが
できることとなる。
第１及び第２のゲ−ト電極８，２をマスクとして基板１
裏面より露光等の処理を行い、その後イオン注入を行う
ようにしているので、イオン注入によりソ−ス・ドレイ
ン拡散層５，６となる領域が、この薄膜トランジスタの
積層方向で第２のゲ−ト電極２とオ−バラップする部位
を有するようなことが殆どなく、このため従来と異なり
第２のゲ−ト電極２とソ−ス・ドレイン拡散層５，６と
の間に寄生容量が形成されるようなことが殆どなくな
り、より特性良好な薄膜トランジスタを提供することが
できることとなる。
【００２２】
【発明の効果】以上、述べたように、請求項１記載の半
導体装置によれば、真性半導体領域を挟むように第１及
び第２のゲ−ト電極を設けしかもこの第１のゲ−ト電極
と第２のゲ−ト電極とが真性半導体を介して相対しない
ような配置構成とすることにより、従来と異なり第１の
ゲ−ト電極と第２のゲ−ト電極との間で寄生容量となる
コンデンサを形成することが殆どなくなるので、寄生容
量による動作速度の遅延を大幅に低減することができる
こととなるものである。また、請求項２記載の半導体装
置の製造方法によれば、ソ−ス・ドレイン不純物拡散領
域を第１及び第２のゲ−ト電極と自己整合的に形成する
ように構成することにより、第２のゲ−ト電極とソ−ス
・ドレイン拡散層との間の寄生容量が減少することにな
り、いわゆるフィ−ドスル−による電圧低下が減少す
る。また、マスクの位置ずれにより第１及び第２のゲ−
ト電極のいずれの直下にも位置しない真性半導体領域が
生じて薄膜トランジスタの導通時の電流を低下させるよ
うな従来生じていた不都合がなくなるので、安定した特
性の半導体装置を提供することができるという効果を奏
するものである。
導体装置によれば、真性半導体領域を挟むように第１及
び第２のゲ−ト電極を設けしかもこの第１のゲ−ト電極
と第２のゲ−ト電極とが真性半導体を介して相対しない
ような配置構成とすることにより、従来と異なり第１の
ゲ−ト電極と第２のゲ−ト電極との間で寄生容量となる
コンデンサを形成することが殆どなくなるので、寄生容
量による動作速度の遅延を大幅に低減することができる
こととなるものである。また、請求項２記載の半導体装
置の製造方法によれば、ソ−ス・ドレイン不純物拡散領
域を第１及び第２のゲ−ト電極と自己整合的に形成する
ように構成することにより、第２のゲ−ト電極とソ−ス
・ドレイン拡散層との間の寄生容量が減少することにな
り、いわゆるフィ−ドスル−による電圧低下が減少す
る。また、マスクの位置ずれにより第１及び第２のゲ−
ト電極のいずれの直下にも位置しない真性半導体領域が
生じて薄膜トランジスタの導通時の電流を低下させるよ
うな従来生じていた不都合がなくなるので、安定した特
性の半導体装置を提供することができるという効果を奏
するものである。
【図１】 本発明に係る薄膜トランジスタの一実施例を
示す縦断面図である。
示す縦断面図である。
【図２】 図１に示された薄膜トランジスタの製造プロ
セスを説明するための主要な製造段階における縦断面図
である。
セスを説明するための主要な製造段階における縦断面図
である。
【図３】 図１に示された薄膜トランジスタの製造プロ
セスを説明するための主要な製造段階における縦断面図
である。
セスを説明するための主要な製造段階における縦断面図
である。
【図４】 図１に示された薄膜トランジスタの製造プロ
セスを説明するための製造過程の最終段階における縦断
面図である
セスを説明するための製造過程の最終段階における縦断
面図である
【図５】 従来の薄膜トランジスタの一例を示す縦断面
図である。
図である。
【図６】 本発明に係る薄膜トランジスタの他の実施例
における製造プロセスを説明するための主要な製造段階
における縦断面図である。
における製造プロセスを説明するための主要な製造段階
における縦断面図である。
【図７】 本発明に係る薄膜トランジスタの他の実施例
における製造プロセスを説明するための主要な製造段階
における縦断面図である。
における製造プロセスを説明するための主要な製造段階
における縦断面図である。
【図８】 本発明に係る薄膜トランジスタの他の実施例
における製造プロセスを説明するための主要な製造段階
における縦断面図である。
における製造プロセスを説明するための主要な製造段階
における縦断面図である。
２…第２のゲ−ト電極、 ４…ｐｏｌｙ−Ｓｉ層、５…
ソ−ス拡散層、 ６…ドレイン拡散層、 ８…第１のゲ
−ト電極
ソ−ス拡散層、 ６…ドレイン拡散層、 ８…第１のゲ
−ト電極
Claims (2)
- 【請求項１】 ソ−ス不純物拡散層とドレイン不純物拡
散層との間に真性半導体領域を設けると共に、前記真性
半導体領域を挟んで第１のゲ−ト電極と第２のゲ−ト電
極を設け、これら第１及び第２のゲ−ト電極並びに前記
真性半導体領域の積層方向において、前記第１のゲ−ト
電極及び第２のゲ−ト電極は重なり領域を殆ど有しない
ように配置されたことを特徴とする半導体装置。 - 【請求項２】 ソ−ス不純物拡散層とドレイン不純物拡
散層との間に真性半導体領域を設けると共に、前記真性
半導体領域を挟んで第１のゲ−ト電極と第２のゲ−ト電
極を設け、これら第１及び第２のゲ−ト電極並びに前記
真性半導体領域の積層方向において、前記第１のゲ−ト
電極及び第２のゲ−ト電極は重なり領域を殆ど有しない
ように配置された半導体装置の製造方法において、絶縁
基板上に第２のゲ−ト電極を配置する工程と、前記第２
のゲ−ト電極を覆うように前記第２のゲ−ト電極上に真
性半導体領域を設ける工程と、前記真性半導体領域を介
して前記第２のゲ−ト電極と相対することなく前記真性
半導体領域上に第１のゲ−ト電極を配する工程と、前記
第１及び第２のゲ−ト電極と自己整合的に前記真性半導
体領域の両端部にソ−ス不純物拡散領域とドレイン不純
物拡散領域とを形成する工程と、を含んでなることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6919193A JPH06177383A (ja) | 1992-10-09 | 1993-03-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-296642 | 1992-10-09 | ||
| JP29664292 | 1992-10-09 | ||
| JP6919193A JPH06177383A (ja) | 1992-10-09 | 1993-03-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177383A true JPH06177383A (ja) | 1994-06-24 |
Family
ID=26410389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6919193A Pending JPH06177383A (ja) | 1992-10-09 | 1993-03-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177383A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007298992A (ja) * | 1995-11-17 | 2007-11-15 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2015181194A (ja) * | 2009-07-29 | 2015-10-15 | Ｎｌｔテクノロジー株式会社 | トランジスタ回路 |
| JP2015188082A (ja) * | 2014-03-14 | 2015-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置、ｒｆタグ及び電子機器 |
-
1993
- 1993-03-05 JP JP6919193A patent/JPH06177383A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007298992A (ja) * | 1995-11-17 | 2007-11-15 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2015181194A (ja) * | 2009-07-29 | 2015-10-15 | Ｎｌｔテクノロジー株式会社 | トランジスタ回路 |
| JP2015188082A (ja) * | 2014-03-14 | 2015-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置、ｒｆタグ及び電子機器 |
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