JP3307179B2 - 表示用半導体装置 - Google Patents
表示用半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明はアクティブマトリク
ス型の表示装置の駆動基板等に用いられる表示用半導体
装置に関する。より詳しくは、画素電極やこれを駆動す
るボトムゲート型の薄膜トランジスタに付加して集積形
成される補助容量の構造に関する。
ス型の表示装置の駆動基板等に用いられる表示用半導体
装置に関する。より詳しくは、画素電極やこれを駆動す
るボトムゲート型の薄膜トランジスタに付加して集積形
成される補助容量の構造に関する。
【０００２】
【従来の技術】図４を参照して従来の表示用半導体装置
を簡潔に説明する。図示する様に、表示用半導体装置は
画素電極１０１と、画素電極１０１に信号電荷を供給す
るボトムゲート型の薄膜トランジスタ１０２と、供給さ
れた信号電荷を補助的に保持する補助容量（蓄積容量）
１０３とが絶縁基板１０４上に集積形成されている。逆
スタガ型電界効果トランジスタの一種であるボトムゲー
ト型の薄膜トランジスタ１０２を用いた表示用半導体装
置では、トランジスタのオフ期間中に画素電極の信号電
荷を保持する為、画素容量以外に補助容量を付加する必
要がある。ボトムゲート型の薄膜トランジスタ１０２は
絶縁基板１０４上にパタニング形成されたゲート電極１
０５と、その上に成膜されたゲート絶縁膜１０６と、そ
の上に成膜されチャネル部Ｃｈを構成する半導体薄膜１
０７と、チャネル部Ｃｈに接続するドレイン電極１０８
及びソース電極１０９とを備えている。なお、これらの
電極１０８，１０９は金属層とｎ＋シリコン層からなる
二層構造となっている。ドレイン電極１０８は画素電極
１０１に接続している。一方、補助容量１０３はゲート
電極１０５と同一層に属する下側電極１１０と、ゲート
絶縁膜１０６と同一層に属する誘電体膜１１１と、画素
電極１０１の一部からなる上側電極１１２とを順に重ね
た積層構造を有する。
を簡潔に説明する。図示する様に、表示用半導体装置は
画素電極１０１と、画素電極１０１に信号電荷を供給す
るボトムゲート型の薄膜トランジスタ１０２と、供給さ
れた信号電荷を補助的に保持する補助容量（蓄積容量）
１０３とが絶縁基板１０４上に集積形成されている。逆
スタガ型電界効果トランジスタの一種であるボトムゲー
ト型の薄膜トランジスタ１０２を用いた表示用半導体装
置では、トランジスタのオフ期間中に画素電極の信号電
荷を保持する為、画素容量以外に補助容量を付加する必
要がある。ボトムゲート型の薄膜トランジスタ１０２は
絶縁基板１０４上にパタニング形成されたゲート電極１
０５と、その上に成膜されたゲート絶縁膜１０６と、そ
の上に成膜されチャネル部Ｃｈを構成する半導体薄膜１
０７と、チャネル部Ｃｈに接続するドレイン電極１０８
及びソース電極１０９とを備えている。なお、これらの
電極１０８，１０９は金属層とｎ＋シリコン層からなる
二層構造となっている。ドレイン電極１０８は画素電極
１０１に接続している。一方、補助容量１０３はゲート
電極１０５と同一層に属する下側電極１１０と、ゲート
絶縁膜１０６と同一層に属する誘電体膜１１１と、画素
電極１０１の一部からなる上側電極１１２とを順に重ね
た積層構造を有する。
【０００３】
【発明が解決しようとする課題】図４に示した従来の構
造では、薄膜トランジスタ１０２を個々に分離する為、
活性層となる半導体薄膜１０７及びその上に成膜された
ｎ＋シリコン層をアイランド状にエッチング加工する必
要がある。この処理を行なうと、誘電体膜１１１の表面
が悪影響を受け、その膜厚が減少したり表面状態が荒れ
てしまう。この為、従来の構造では補助容量１０３の容
量値がばらついたり耐圧不足を起していた。
造では、薄膜トランジスタ１０２を個々に分離する為、
活性層となる半導体薄膜１０７及びその上に成膜された
ｎ＋シリコン層をアイランド状にエッチング加工する必
要がある。この処理を行なうと、誘電体膜１１１の表面
が悪影響を受け、その膜厚が減少したり表面状態が荒れ
てしまう。この為、従来の構造では補助容量１０３の容
量値がばらついたり耐圧不足を起していた。
【０００４】
【課題を解決するための手段】上述した従来の技術の課
題を解決する為以下の手段を講じた。即ち、本発明にか
かる表示用半導体装置は基本的に、画素電極と、該画素
電極に信号電荷を供給する薄膜トランジスタと、供給さ
れた信号電荷を補助的に保持する補助容量とを絶縁基板
上に集積形成したものである。前記薄膜トランジスタは
絶縁基板上にパタニング形成されたゲート電極と、その
上に成膜されたゲート絶縁膜と、その上に成膜されチャ
ネル部を構成する半導体薄膜と、該チャネル部に接続す
るドレイン電極及びソース電極とを備えたボトムゲート
構造を有する。これに対し、前記補助容量は、該ゲート
電極と同一層に属する下側電極と、該ゲート絶縁膜と同
一層に属する誘電体膜と、互いに離間した該画素電極及
び該ドレイン電極の間に介在して両者を電気的に接続し
且つ少なくとも該半導体薄膜と同一層を含む上側電極と
を順に重ねた積層構造を有するとともに、前記上側電極
は直に該画素電極と接続している。具体的には、前記上
側電極は該半導体薄膜に不純物をドーピングして低抵抗
化した単層構造を有する。あるいは、前記上側電極は、
比較的高抵抗の該半導体薄膜に重ねて成膜された比較的
低抵抗の半導体薄膜を含む二層構造を有するものであっ
ても良い。
題を解決する為以下の手段を講じた。即ち、本発明にか
かる表示用半導体装置は基本的に、画素電極と、該画素
電極に信号電荷を供給する薄膜トランジスタと、供給さ
れた信号電荷を補助的に保持する補助容量とを絶縁基板
上に集積形成したものである。前記薄膜トランジスタは
絶縁基板上にパタニング形成されたゲート電極と、その
上に成膜されたゲート絶縁膜と、その上に成膜されチャ
ネル部を構成する半導体薄膜と、該チャネル部に接続す
るドレイン電極及びソース電極とを備えたボトムゲート
構造を有する。これに対し、前記補助容量は、該ゲート
電極と同一層に属する下側電極と、該ゲート絶縁膜と同
一層に属する誘電体膜と、互いに離間した該画素電極及
び該ドレイン電極の間に介在して両者を電気的に接続し
且つ少なくとも該半導体薄膜と同一層を含む上側電極と
を順に重ねた積層構造を有するとともに、前記上側電極
は直に該画素電極と接続している。具体的には、前記上
側電極は該半導体薄膜に不純物をドーピングして低抵抗
化した単層構造を有する。あるいは、前記上側電極は、
比較的高抵抗の該半導体薄膜に重ねて成膜された比較的
低抵抗の半導体薄膜を含む二層構造を有するものであっ
ても良い。
【０００５】本発明は表示用半導体装置ばかりでなく、
これを用いて組み立てられたアクティブマトリクス型の
表示装置も包含する。即ち、本発明にかかる表示装置は
基本的な構成として、画素電極、該画素電極に信号電荷
を供給する薄膜トランジスタ、及び供給された信号電荷
を補助的に保持する補助容量が集積形成された一方の絶
縁基板と、対向電極を有し所定の間隙を介して該一方の
絶縁基板に接合した他方の絶縁基板と、該間隙に保持さ
れた電気光学物質とを備えている。前記薄膜トランジス
タは、絶縁基板上にパタニング形成されたゲート電極
と、その上に成膜されたゲート絶縁膜と、その上に成膜
されチャネル部を構成する半導体薄膜と、該チャネル部
に接続するドレイン電極及びソース電極とを備えたボト
ムゲート構造を有する。これに対し、前記補助容量は、
該ゲート電極と同一層に属する下側電極と、該ゲート絶
縁膜と同一層に属する誘電体膜と、互いに離間した該画
素電極及び該ドレイン電極の間に介在して両者を電気的
に接続し且つ少なくとも該半導体薄膜と同一層を含む上
側電極とを順に重ねた積層構造を有するとともに、前記
上側電極は直に該画素電極と接続している。
これを用いて組み立てられたアクティブマトリクス型の
表示装置も包含する。即ち、本発明にかかる表示装置は
基本的な構成として、画素電極、該画素電極に信号電荷
を供給する薄膜トランジスタ、及び供給された信号電荷
を補助的に保持する補助容量が集積形成された一方の絶
縁基板と、対向電極を有し所定の間隙を介して該一方の
絶縁基板に接合した他方の絶縁基板と、該間隙に保持さ
れた電気光学物質とを備えている。前記薄膜トランジス
タは、絶縁基板上にパタニング形成されたゲート電極
と、その上に成膜されたゲート絶縁膜と、その上に成膜
されチャネル部を構成する半導体薄膜と、該チャネル部
に接続するドレイン電極及びソース電極とを備えたボト
ムゲート構造を有する。これに対し、前記補助容量は、
該ゲート電極と同一層に属する下側電極と、該ゲート絶
縁膜と同一層に属する誘電体膜と、互いに離間した該画
素電極及び該ドレイン電極の間に介在して両者を電気的
に接続し且つ少なくとも該半導体薄膜と同一層を含む上
側電極とを順に重ねた積層構造を有するとともに、前記
上側電極は直に該画素電極と接続している。
【０００６】本発明では、逆スタガ型電界効果トランジ
スタの一種であるボトムゲート型の薄膜トランジスタの
近傍に画素部の電荷を蓄積する為の補助容量（蓄積容
量）を形成している。この補助容量はゲート電極と同層
の下側電極と上側電極とでゲート絶縁膜と同層の誘電体
膜を挟持した薄膜デバイス構造となっている。かかる構
造において、上側電極を不純物イオンがドーピングされ
た半導体薄膜で構成している。この半導体薄膜はボトム
ゲート型薄膜トランジスタの活性層を構成する半導体薄
膜と少なくとも一部同層になっている。従って、素子分
離の為のエッチング処理を行なう際、上部電極の直下に
位置する誘電体膜はエッチング液等に晒される事がない
為表面状態が荒れたり膜厚が薄くなる事がない。従っ
て、補助容量のばらつきや耐圧不足を防ぐ事が可能であ
る。
スタの一種であるボトムゲート型の薄膜トランジスタの
近傍に画素部の電荷を蓄積する為の補助容量（蓄積容
量）を形成している。この補助容量はゲート電極と同層
の下側電極と上側電極とでゲート絶縁膜と同層の誘電体
膜を挟持した薄膜デバイス構造となっている。かかる構
造において、上側電極を不純物イオンがドーピングされ
た半導体薄膜で構成している。この半導体薄膜はボトム
ゲート型薄膜トランジスタの活性層を構成する半導体薄
膜と少なくとも一部同層になっている。従って、素子分
離の為のエッチング処理を行なう際、上部電極の直下に
位置する誘電体膜はエッチング液等に晒される事がない
為表面状態が荒れたり膜厚が薄くなる事がない。従っ
て、補助容量のばらつきや耐圧不足を防ぐ事が可能であ
る。
【０００７】
【発明の実施の形態】以下図面を参照して本発明の好適
な実施形態を詳細に説明する。図１は本発明にかかる表
示用半導体装置の第１実施形態を示す工程図である。発
明の理解を容易にする為、工程図を用いて表示用半導体
装置の第１実施形態を詳細に説明する。図１の（ｄ）が
完成品状態を表わしており、これを参照して先ず第１実
施形態にかかる表示用半導体装置の構造を詳細に説明す
る。図示する様に、本表示用半導体装置は画素電極１
と、この画素電極１に信号電荷を供給する薄膜トランジ
スタ２と、供給された信号電荷を補助的に保持する補助
容量３とを絶縁基板４上に集積形成したものである。薄
膜トランジスタ２は絶縁基板４上にパタニング形成され
たゲート電極５と、その上に成膜されたゲート絶縁膜６
と、その上に成膜されチャネル部Ｃｈを構成する半導体
薄膜７と、チャネル部Ｃｈに接続するドレイン電極８及
びソース電極９とを備えたボトムゲート構造を有する。
なおソース電極９には配線電極１０が接続している。
又、チャネル部Ｃｈはストッパ膜１１により覆われてい
る。一方、補助容量３はゲート電極５と同一層に属する
下側電極１２と、ゲート絶縁膜６と同一層に属する誘電
体膜１３と、互いに離間した画素電極１及びドレイン電
極８との間に介在して両者を電気的に接続し且つ少なく
とも半導体薄膜７と同一層を含む上側電極１４とを順に
重ねた積層構造を有する。本例では、上側電極１４は半
導体薄膜７に不純物をドーピングして低抵抗化した単層
構造を有する。換言すると、ドレイン電極８と上側電極
１４は共に半導体薄膜７の一部からなり、不純物が高濃
度でドーピングされた領域となっている。
な実施形態を詳細に説明する。図１は本発明にかかる表
示用半導体装置の第１実施形態を示す工程図である。発
明の理解を容易にする為、工程図を用いて表示用半導体
装置の第１実施形態を詳細に説明する。図１の（ｄ）が
完成品状態を表わしており、これを参照して先ず第１実
施形態にかかる表示用半導体装置の構造を詳細に説明す
る。図示する様に、本表示用半導体装置は画素電極１
と、この画素電極１に信号電荷を供給する薄膜トランジ
スタ２と、供給された信号電荷を補助的に保持する補助
容量３とを絶縁基板４上に集積形成したものである。薄
膜トランジスタ２は絶縁基板４上にパタニング形成され
たゲート電極５と、その上に成膜されたゲート絶縁膜６
と、その上に成膜されチャネル部Ｃｈを構成する半導体
薄膜７と、チャネル部Ｃｈに接続するドレイン電極８及
びソース電極９とを備えたボトムゲート構造を有する。
なおソース電極９には配線電極１０が接続している。
又、チャネル部Ｃｈはストッパ膜１１により覆われてい
る。一方、補助容量３はゲート電極５と同一層に属する
下側電極１２と、ゲート絶縁膜６と同一層に属する誘電
体膜１３と、互いに離間した画素電極１及びドレイン電
極８との間に介在して両者を電気的に接続し且つ少なく
とも半導体薄膜７と同一層を含む上側電極１４とを順に
重ねた積層構造を有する。本例では、上側電極１４は半
導体薄膜７に不純物をドーピングして低抵抗化した単層
構造を有する。換言すると、ドレイン電極８と上側電極
１４は共に半導体薄膜７の一部からなり、不純物が高濃
度でドーピングされた領域となっている。
【０００８】引き続き図１を参照して、本表示用半導体
装置の製造方法を詳細に説明する。先ず（ａ）に示す様
に、ガラスもしくは石英等からなる絶縁基板４の上に、
金属膜又は不純物を高濃度で拡散したシリコン（ＤＯＰ
ＯＳ）膜からなるゲート電極５をパタニング形成する。
同時に、同一材料の金属膜又はＤＯＰＯＳ膜を同時にパ
タニングして下側電極１２を形成する。次に、プラズマ
ＣＶＤ法等によりゲート絶縁膜６（誘電体膜１３）を成
膜する。このゲート絶縁膜６は例えばＳｉＯx，ＳｉＮ
x ，ＳｉＯＮx 等からなる。この上に非晶質シリコン又
は多結晶シリコンからなる半導体薄膜７を成膜する。さ
らにその上に、不純物イオンに対して阻止性を有する絶
縁膜２０を成膜する。
装置の製造方法を詳細に説明する。先ず（ａ）に示す様
に、ガラスもしくは石英等からなる絶縁基板４の上に、
金属膜又は不純物を高濃度で拡散したシリコン（ＤＯＰ
ＯＳ）膜からなるゲート電極５をパタニング形成する。
同時に、同一材料の金属膜又はＤＯＰＯＳ膜を同時にパ
タニングして下側電極１２を形成する。次に、プラズマ
ＣＶＤ法等によりゲート絶縁膜６（誘電体膜１３）を成
膜する。このゲート絶縁膜６は例えばＳｉＯx，ＳｉＮ
x ，ＳｉＯＮx 等からなる。この上に非晶質シリコン又
は多結晶シリコンからなる半導体薄膜７を成膜する。さ
らにその上に、不純物イオンに対して阻止性を有する絶
縁膜２０を成膜する。
【０００９】次に（ｂ）に示す様に、絶縁膜２０の上に
フォトレジストを塗布しフォトリソグラフィによりパタ
ニングする。このパタニングされたフォトレジストを介
して絶縁膜２０をエッチングし、ストッパ膜１１に加工
する。このストッパ膜１１はゲート電極５の直上に位置
する半導体薄膜７のチャネル部Ｃｈを保護するものであ
る。なお、本例ではチャネルストッパ膜１１の材料とし
て酸化シリコン等の絶縁膜２０を用いているが、これに
代えてパタニングされたフォトレジストをチャネルスト
ッパに用いても良い。このチャネルストッパ膜１１をマ
スクとして不純物イオン（例えばＰ）をドーピングし、
半導体薄膜７中に打ち込む。イオンドーピングの手段と
してはイオンインプランテーション又はイオンシャワー
が用いられる。イオンインプランテーションは不純物を
含む原料ガスをイオン化した後質量分離にかけ目的種と
なる不純物イオンのみを選択的にビーム状にして半導体
薄膜７に照射する。一方、イオンシャワーは不純物を含
む原料気体をイオン化した後質量分離を行なわずに一括
して半導体薄膜７に照射する方式である。この後、熱ア
ニール又はレーザアニールで半導体薄膜７に打ち込まれ
た不純物を活性化し、低抵抗化を図る。
フォトレジストを塗布しフォトリソグラフィによりパタ
ニングする。このパタニングされたフォトレジストを介
して絶縁膜２０をエッチングし、ストッパ膜１１に加工
する。このストッパ膜１１はゲート電極５の直上に位置
する半導体薄膜７のチャネル部Ｃｈを保護するものであ
る。なお、本例ではチャネルストッパ膜１１の材料とし
て酸化シリコン等の絶縁膜２０を用いているが、これに
代えてパタニングされたフォトレジストをチャネルスト
ッパに用いても良い。このチャネルストッパ膜１１をマ
スクとして不純物イオン（例えばＰ）をドーピングし、
半導体薄膜７中に打ち込む。イオンドーピングの手段と
してはイオンインプランテーション又はイオンシャワー
が用いられる。イオンインプランテーションは不純物を
含む原料ガスをイオン化した後質量分離にかけ目的種と
なる不純物イオンのみを選択的にビーム状にして半導体
薄膜７に照射する。一方、イオンシャワーは不純物を含
む原料気体をイオン化した後質量分離を行なわずに一括
して半導体薄膜７に照射する方式である。この後、熱ア
ニール又はレーザアニールで半導体薄膜７に打ち込まれ
た不純物を活性化し、低抵抗化を図る。
【００１０】次に（ｃ）に示す様に、半導体薄膜７をア
イランド状にパタニング加工して、素子分離を行なう。
この際、薄膜トランジスタのドレイン電極８及びソース
電極９を形成する時に、ドレイン電極８とパタン的に接
続された上側電極１４を同時に形成する。この上側電極
１４は下側電極１２との間で誘電体膜１３を挟持する位
置にパタニング形成されている。
イランド状にパタニング加工して、素子分離を行なう。
この際、薄膜トランジスタのドレイン電極８及びソース
電極９を形成する時に、ドレイン電極８とパタン的に接
続された上側電極１４を同時に形成する。この上側電極
１４は下側電極１２との間で誘電体膜１３を挟持する位
置にパタニング形成されている。
【００１１】最後に（ｄ）に示す様に、配線電極１０及
び画素電極１をパタニング形成して表示用半導体装置が
完成する。配線電極１０はアルミニウム等からなり、画
素電極１はＩＴＯ等の透明導電膜からなる。以上によ
り、絶縁基板４の上には薄膜トランジスタ２と補助容量
３が集積形成される。この構造によれば、誘電体膜１３
の膜厚部及び表面部はエッチング等による悪影響がな
く、ばらつきが小さく且つ再現性の良い補助容量３が得
られ、その耐圧特性も優れている。なお本例では下側電
極１２をゲート電極５と別にパタニングしているが、本
発明はこれに限られるものではない。下側電極１２は前
段もしくは後段のゲート電極５で兼ねる事が可能であ
る。又、本例では不純物のイオンドーピングを行なった
後半導体薄膜のアイランド加工を行なっているが、本発
明はこれに限られるものではない。先に半導体薄膜７を
アイランド状に加工した後、不純物をイオンドーピング
しても良い。
び画素電極１をパタニング形成して表示用半導体装置が
完成する。配線電極１０はアルミニウム等からなり、画
素電極１はＩＴＯ等の透明導電膜からなる。以上によ
り、絶縁基板４の上には薄膜トランジスタ２と補助容量
３が集積形成される。この構造によれば、誘電体膜１３
の膜厚部及び表面部はエッチング等による悪影響がな
く、ばらつきが小さく且つ再現性の良い補助容量３が得
られ、その耐圧特性も優れている。なお本例では下側電
極１２をゲート電極５と別にパタニングしているが、本
発明はこれに限られるものではない。下側電極１２は前
段もしくは後段のゲート電極５で兼ねる事が可能であ
る。又、本例では不純物のイオンドーピングを行なった
後半導体薄膜のアイランド加工を行なっているが、本発
明はこれに限られるものではない。先に半導体薄膜７を
アイランド状に加工した後、不純物をイオンドーピング
しても良い。
【００１２】図２は本発明にかかる表示用半導体装置の
第２実施形態を示す工程図である。第１実施形態と同様
に理解を容易にする目的で工程図を用いて第２実施形態
にかかる表示用半導体装置を説明する。なお、本第２実
施形態は先に説明した第１実施形態と基本的に同様であ
り、対応する部分には対応する参照番号を付して理解を
容易にしている。初めに、（ｄ）の完成品状態を参照し
て、本実施形態の特徴点を説明する。第１実施形態では
補助容量の上側電極が単層構造を有していたが、本第２
実施形態では上側電極が二層構造になっている点に特徴
がある。即ち、上側電極１４は比較的高抵抗の半導体薄
膜７に重ねて成膜された比較的低抵抗の半導体薄膜２１
を含む二層構造である。下側の高抵抗の半導体薄膜７は
ボトムゲート型の薄膜トランジスタ２の活性層になって
いる。一方、上側の低抵抗の半導体薄膜２１は薄膜トラ
ンジスタ２のドレイン電極８及びソース電極９と同層で
ある。
第２実施形態を示す工程図である。第１実施形態と同様
に理解を容易にする目的で工程図を用いて第２実施形態
にかかる表示用半導体装置を説明する。なお、本第２実
施形態は先に説明した第１実施形態と基本的に同様であ
り、対応する部分には対応する参照番号を付して理解を
容易にしている。初めに、（ｄ）の完成品状態を参照し
て、本実施形態の特徴点を説明する。第１実施形態では
補助容量の上側電極が単層構造を有していたが、本第２
実施形態では上側電極が二層構造になっている点に特徴
がある。即ち、上側電極１４は比較的高抵抗の半導体薄
膜７に重ねて成膜された比較的低抵抗の半導体薄膜２１
を含む二層構造である。下側の高抵抗の半導体薄膜７は
ボトムゲート型の薄膜トランジスタ２の活性層になって
いる。一方、上側の低抵抗の半導体薄膜２１は薄膜トラ
ンジスタ２のドレイン電極８及びソース電極９と同層で
ある。
【００１３】引き続き図２を参照して第２実施形態にか
かる表示用半導体装置の製造方法を詳細に説明する。先
ず（ａ）に示す様に、絶縁基板４の表面に金属膜又はＤ
ＯＰＯＳ膜からなるゲート電極５及び下側電極１２を同
時にパタニング形成する。次に、ゲート絶縁膜１３、非
晶質シリコン又は多結晶シリコンからなる半導体薄膜
７、酸化シリコン等からなる絶縁膜２０を順にプラズマ
ＣＶＤ法等で成膜する。
かる表示用半導体装置の製造方法を詳細に説明する。先
ず（ａ）に示す様に、絶縁基板４の表面に金属膜又はＤ
ＯＰＯＳ膜からなるゲート電極５及び下側電極１２を同
時にパタニング形成する。次に、ゲート絶縁膜１３、非
晶質シリコン又は多結晶シリコンからなる半導体薄膜
７、酸化シリコン等からなる絶縁膜２０を順にプラズマ
ＣＶＤ法等で成膜する。
【００１４】次に（ｂ）に示す様に、絶縁膜２０の表面
にフォトレジストを塗布し、ゲート電極５と略整合する
様に露光現像処理でパタン化する。このパタン化された
フォトレジストを介して絶縁膜２０を選択的にエッチン
グし、薄膜トランジスタのチャネル部Ｃｈに整合するス
トッパ膜１１に加工する。続いて、下層の半導体薄膜７
に比べ低抵抗の半導体薄膜２１を成膜する。この低抵抗
の半導体薄膜２１はｎ＋型の非晶質シリコンからなり、
例えば予め不純物元素を含有した原料気体を用いてプラ
ズマＣＶＤ法により堆積される。
にフォトレジストを塗布し、ゲート電極５と略整合する
様に露光現像処理でパタン化する。このパタン化された
フォトレジストを介して絶縁膜２０を選択的にエッチン
グし、薄膜トランジスタのチャネル部Ｃｈに整合するス
トッパ膜１１に加工する。続いて、下層の半導体薄膜７
に比べ低抵抗の半導体薄膜２１を成膜する。この低抵抗
の半導体薄膜２１はｎ＋型の非晶質シリコンからなり、
例えば予め不純物元素を含有した原料気体を用いてプラ
ズマＣＶＤ法により堆積される。
【００１５】次に（ｃ）に示す様に、素子分離の為のア
イランド工程を行ない、ソース電極９及びドレイン電極
８を含む形状に半導体薄膜２１，７をパタニングする。
この時、ドレイン電極８とパタン的に接続して上側電極
１４を形成する。この上側電極１４は下側電極１２との
間で誘電体膜１３を上下から挟持し、サンドイッチ構造
の補助容量が得られる。この後エキシマレーザ光等を照
射しｎ＋型の非晶質シリコンを活性化してその抵抗値を
下げる。
イランド工程を行ない、ソース電極９及びドレイン電極
８を含む形状に半導体薄膜２１，７をパタニングする。
この時、ドレイン電極８とパタン的に接続して上側電極
１４を形成する。この上側電極１４は下側電極１２との
間で誘電体膜１３を上下から挟持し、サンドイッチ構造
の補助容量が得られる。この後エキシマレーザ光等を照
射しｎ＋型の非晶質シリコンを活性化してその抵抗値を
下げる。
【００１６】最後に（ｄ）に示す様に、ソース電極９に
接続して配線電極１０を形成すると共に、上側電極１４
を介してドレイン電極８と接続する様に画素電極１を形
成する。なお、本例ではｎ＋型の非晶質シリコンをアイ
ランド化した後エキシマレーザ光を照射して活性化を行
なっていたが、本発明はこれに限られるものではない。
逆に、レーザ光照射で活性化を行なった後、アイランド
化を行なっても良い。
接続して配線電極１０を形成すると共に、上側電極１４
を介してドレイン電極８と接続する様に画素電極１を形
成する。なお、本例ではｎ＋型の非晶質シリコンをアイ
ランド化した後エキシマレーザ光を照射して活性化を行
なっていたが、本発明はこれに限られるものではない。
逆に、レーザ光照射で活性化を行なった後、アイランド
化を行なっても良い。
【００１７】最後に図３を参照して、本発明にかかる表
示用半導体装置を用いて組み立てられたアクティブマト
リクス型表示装置の一例を説明する。図示する様に、ア
クティブマトリクス型表示装置は、一方の絶縁基板１０
１と他方の絶縁基板１０２と両者の間に保持された液晶
１０３とを備えたパネル構造を有する。絶縁基板１０１
には画面部１０４と周辺部とが集積形成されている。周
辺部は垂直駆動回路１０５と水平駆動回路１０６とを含
んでいる。又、絶縁基板１０１の周辺部上端には外部接
続用の端子部１０７が形成されている。端子部１０７は
配線１０８を介して垂直駆動回路１０５及び水平駆動回
路１０６に接続している。画面部１０４は行列状に交差
したゲート配線１０９及び信号配線１１０を含んでい
る。各交差部には画素電極１１１とこれをスイッチング
駆動するボトムゲート型の薄膜トランジスタ１１２が形
成されている。なお図示しないが、補助容量も同時に形
成されている。ゲート配線１０９は垂直駆動回路１０５
に接続し、信号配線１１０は水平駆動回路１０６に接続
している。薄膜トランジスタ１１２のドレイン電極は対
応する画素電極１１１に接続し、ソース電極は対応する
信号配線１１０に接続し、ゲート電極は対応するゲート
配線１０９に接続している。
示用半導体装置を用いて組み立てられたアクティブマト
リクス型表示装置の一例を説明する。図示する様に、ア
クティブマトリクス型表示装置は、一方の絶縁基板１０
１と他方の絶縁基板１０２と両者の間に保持された液晶
１０３とを備えたパネル構造を有する。絶縁基板１０１
には画面部１０４と周辺部とが集積形成されている。周
辺部は垂直駆動回路１０５と水平駆動回路１０６とを含
んでいる。又、絶縁基板１０１の周辺部上端には外部接
続用の端子部１０７が形成されている。端子部１０７は
配線１０８を介して垂直駆動回路１０５及び水平駆動回
路１０６に接続している。画面部１０４は行列状に交差
したゲート配線１０９及び信号配線１１０を含んでい
る。各交差部には画素電極１１１とこれをスイッチング
駆動するボトムゲート型の薄膜トランジスタ１１２が形
成されている。なお図示しないが、補助容量も同時に形
成されている。ゲート配線１０９は垂直駆動回路１０５
に接続し、信号配線１１０は水平駆動回路１０６に接続
している。薄膜トランジスタ１１２のドレイン電極は対
応する画素電極１１１に接続し、ソース電極は対応する
信号配線１１０に接続し、ゲート電極は対応するゲート
配線１０９に接続している。
【００１８】
【発明の効果】以上説明した様に、本発明によれば、補
助容量はゲート電極と同一層に属する下側電極と、ゲー
ト絶縁膜と同一層に属する誘電体膜と、互いに離間した
画素電極及びドレイン電極の間に介在して両者を電気的
に接続し且つ半導体薄膜と同一層を含む上側電極とを順
に重ねた積層構造を有する。誘電体膜は半導体薄膜と同
一層の上側電極で保護された構造となっておりプロセス
中にエッチング等の悪影響を受けず誘電体膜の膜厚が変
化しない為、補助容量のばらつきが小さくなるという効
果がある。又、誘電体膜と上側電極との間の界面がエッ
チング等に対して保護されている為、補助容量の耐圧が
劣化せず、短絡故障等による画素の点欠陥が生じ難いと
いう効果がある。
助容量はゲート電極と同一層に属する下側電極と、ゲー
ト絶縁膜と同一層に属する誘電体膜と、互いに離間した
画素電極及びドレイン電極の間に介在して両者を電気的
に接続し且つ半導体薄膜と同一層を含む上側電極とを順
に重ねた積層構造を有する。誘電体膜は半導体薄膜と同
一層の上側電極で保護された構造となっておりプロセス
中にエッチング等の悪影響を受けず誘電体膜の膜厚が変
化しない為、補助容量のばらつきが小さくなるという効
果がある。又、誘電体膜と上側電極との間の界面がエッ
チング等に対して保護されている為、補助容量の耐圧が
劣化せず、短絡故障等による画素の点欠陥が生じ難いと
いう効果がある。
【図１】本発明にかかる表示用半導体装置の第１実施形
態を示す工程図である。
態を示す工程図である。
【図２】本発明にかかる表示用半導体装置の第２実施形
態を示す工程図である。
態を示す工程図である。
【図３】本発明にかかる表示用半導体装置を用いて組み
立てられたアクティブマトリクス型の表示装置を示す模
式的な斜視図である。
立てられたアクティブマトリクス型の表示装置を示す模
式的な斜視図である。
【図４】従来の表示用半導体装置の一例を示す断面図で
ある。
ある。
１ 画素電極 ２ 薄膜トランジスタ ３ 補助容量 ４ 絶縁基板 ５ ゲート電極 ６ ゲート絶縁膜 ７ 半導体薄膜 ８ ドレイン電極 ９ ソース電極 １０ 配線電極 １１ ストッパ膜 １２ 下側電極 １３ 誘電体膜 １４ 上側電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 G09F 9/30 338 H01L 29/786
Claims (4)
- 【請求項１】 画素電極と、該画素電極に信号電荷を供
給する薄膜トランジスタと、供給された信号電荷を補助
的に保持する補助容量とを絶縁基板上に集積形成した表
示用半導体装置であって、 前記薄膜トランジスタは、絶縁基板上にパタニング形成
されたゲート電極と、その上に成膜されたゲート絶縁膜
と、その上に成膜されチャネル部を構成する半導体薄膜
と、該チャネル部に接続するドレイン電極及びソース電
極とを備えたボトムゲート構造を有し、 前記補助容量は、該ゲート電極と同一層に属する下側電
極と、該ゲート絶縁膜と同一層に属する誘電体膜と、互
いに離間した該画素電極及び該ドレイン電極の間に介在
して両者を電気的に接続し且つ少なくとも該半導体薄膜
と同一層を含む上側電極とを順に重ねた積層構造を有す
るとともに、 前記上側電極は直に該画素電極と接続する 事を特徴とす
る表示用半導体装置。 - 【請求項２】 前記上側電極は、該半導体薄膜に不純物
をドーピングして低抵抗化した単層構造を有する事を特
徴とする請求項１記載の表示用半導体装置。 - 【請求項３】 前記上側電極は、比較的高抵抗の該半導
体薄膜に重ねて成膜された比較的低抵抗の半導体薄膜を
含む二層構造を有する事を特徴とする請求項１記載の表
示用半導体装置。 - 【請求項４】 画素電極、該画素電極に信号電荷を供給
する薄膜トランジスタ、及び供給された信号電荷を補助
的に保持する補助容量が集積形成された一方の絶縁基板
と、対向電極を有し所定の間隙を介して該一方の絶縁基
板に接合した他方の絶縁基板と、該間隙に保持された電
気光学物質とを備えた表示装置であって、 前記薄膜トランジスタは、絶縁基板上にパタニング形成
されたゲート電極と、その上に成膜されたゲート絶縁膜
と、その上に成膜されチャネル部を構成する半導体薄膜
と、該チャネル部に接続するドレイン電極及びソース電
極とを備えたボトムゲート構造を有し、 前記補助容量は、該ゲート電極と同一層に属する下側電
極と、該ゲート絶縁膜と同一層に属する誘電体膜と、互
いに離間した該画素電極及び該ドレイン電極の間に介在
して両者を電気的に接続し且つ少なくとも該半導体薄膜
と同一層を含む上側電極とを順に重ねた積層構造を有す
るとともに、 前記上側電極は直に該画素電極と接続する 事を特徴とす
る表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20658495A JP3307179B2 (ja) | 1995-07-19 | 1995-07-19 | 表示用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20658495A JP3307179B2 (ja) | 1995-07-19 | 1995-07-19 | 表示用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0933953A JPH0933953A (ja) | 1997-02-07 |
| JP3307179B2 true JP3307179B2 (ja) | 2002-07-24 |
Family
ID=16525829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20658495A Expired - Lifetime JP3307179B2 (ja) | 1995-07-19 | 1995-07-19 | 表示用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3307179B2 (ja) |
-
1995
- 1995-07-19 JP JP20658495A patent/JP3307179B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0933953A (ja) | 1997-02-07 |
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