JP3105408B2 - 液晶表示素子 - Google Patents
液晶表示素子Info
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- JP3105408B2 JP3105408B2 JP06253883A JP25388394A JP3105408B2 JP 3105408 B2 JP3105408 B2 JP 3105408B2 JP 06253883 A JP06253883 A JP 06253883A JP 25388394 A JP25388394 A JP 25388394A JP 3105408 B2 JP3105408 B2 JP 3105408B2
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- Japan
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- liquid crystal
- electrode
- crystal display
- gate insulating
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
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Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等の平面
ディスプレイ装置に供され、アクティブマトリクス駆動
方式で駆動される液晶表示素子に関するものである。
ディスプレイ装置に供され、アクティブマトリクス駆動
方式で駆動される液晶表示素子に関するものである。
【０００２】
【従来の技術】近年、平面ディスプレイ装置としての液
晶表示装置に供される液晶表示素子の開発、特に、ドラ
イバーモノリシックパネルの開発が活発に行われてい
る。また、該パネルに使用される薄膜トランジスタ（Th
in Film Transistor、以下、ＴＦＴと称する）として、
多結晶シリコン（ポリシリコン）を用いたＴＦＴが種々
検討されている。
晶表示装置に供される液晶表示素子の開発、特に、ドラ
イバーモノリシックパネルの開発が活発に行われてい
る。また、該パネルに使用される薄膜トランジスタ（Th
in Film Transistor、以下、ＴＦＴと称する）として、
多結晶シリコン（ポリシリコン）を用いたＴＦＴが種々
検討されている。
【０００３】そして、このようなＴＦＴを有し、アクテ
ィブマトリクス駆動方式で駆動される液晶表示素子にお
いては、信号蓄積キャパシタである付加容量（蓄積容
量）が配設されている。また、上記液晶表示素子の構成
は、例えば、特公平 1-33833号公報等に記載されてい
る。上記従来の液晶表示素子の構成について、図５およ
び図６を参照しながら、以下に説明する。
ィブマトリクス駆動方式で駆動される液晶表示素子にお
いては、信号蓄積キャパシタである付加容量（蓄積容
量）が配設されている。また、上記液晶表示素子の構成
は、例えば、特公平 1-33833号公報等に記載されてい
る。上記従来の液晶表示素子の構成について、図５およ
び図６を参照しながら、以下に説明する。
【０００４】図５および図６に示すように、上記従来の
液晶表示素子は、基板５１上に、半導体層５６が形成さ
れている。半導体層５６は、所定の方法により、該当す
る領域が、ＴＦＴ５２のソース領域５３、ドレイン領域
５４、および、付加容量６０の付加容量電極５５とされ
ている。上記の半導体層５６上には、ＴＦＴ５２のゲー
ト絶縁膜５７が形成されている。ゲート絶縁膜５７上に
は、ＴＦＴ５２のゲート電極５８、および、付加容量６
０の付加容量電極５９が形成されると共に、層間絶縁膜
６１が形成されている。そして、層間絶縁膜６１上に
は、画素容量６５の画素電極６２が形成されている。ま
た、上記のソース領域５３上には、ソース電極６３が形
成されており、ドレイン領域５４上には、ドレイン電極
６４が形成されている。上記の画素電極６２は、ドレイ
ン電極６４と電気的に接続されている。
液晶表示素子は、基板５１上に、半導体層５６が形成さ
れている。半導体層５６は、所定の方法により、該当す
る領域が、ＴＦＴ５２のソース領域５３、ドレイン領域
５４、および、付加容量６０の付加容量電極５５とされ
ている。上記の半導体層５６上には、ＴＦＴ５２のゲー
ト絶縁膜５７が形成されている。ゲート絶縁膜５７上に
は、ＴＦＴ５２のゲート電極５８、および、付加容量６
０の付加容量電極５９が形成されると共に、層間絶縁膜
６１が形成されている。そして、層間絶縁膜６１上に
は、画素容量６５の画素電極６２が形成されている。ま
た、上記のソース領域５３上には、ソース電極６３が形
成されており、ドレイン領域５４上には、ドレイン電極
６４が形成されている。上記の画素電極６２は、ドレイ
ン電極６４と電気的に接続されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、付加容量６０は、付加容量電極５５・５
９間に、絶縁膜としてゲート絶縁膜５７のみを有してな
っている。このため、ゲート絶縁膜５７をより薄く形成
し、ＴＦＴ５２の高性能化を図ると、付加容量６０の絶
縁膜も薄くなってしまう。その上、付加容量６０部分に
供される絶縁膜（つまり、ゲート絶縁膜５７）は、ＴＦ
Ｔ５２部分に供される絶縁膜と比較して面積が大きい。
従って、ゲート絶縁膜５７をより薄く形成すると、例え
ば、該ゲート絶縁膜５７にピンホール等の欠陥が発生し
易くなる。つまり、ゲート絶縁膜５７をより薄く形成
し、ＴＦＴ５２の高性能化を図ると、付加容量６０の信
頼性が損なわれてしまうという問題点を有している。
来の構成では、付加容量６０は、付加容量電極５５・５
９間に、絶縁膜としてゲート絶縁膜５７のみを有してな
っている。このため、ゲート絶縁膜５７をより薄く形成
し、ＴＦＴ５２の高性能化を図ると、付加容量６０の絶
縁膜も薄くなってしまう。その上、付加容量６０部分に
供される絶縁膜（つまり、ゲート絶縁膜５７）は、ＴＦ
Ｔ５２部分に供される絶縁膜と比較して面積が大きい。
従って、ゲート絶縁膜５７をより薄く形成すると、例え
ば、該ゲート絶縁膜５７にピンホール等の欠陥が発生し
易くなる。つまり、ゲート絶縁膜５７をより薄く形成
し、ＴＦＴ５２の高性能化を図ると、付加容量６０の信
頼性が損なわれてしまうという問題点を有している。
【０００６】また、ＴＦＴ５２部分に供されるゲート絶
縁膜５７を薄く形成し、一方、付加容量６０部分に供さ
れるゲート絶縁膜５７を厚く形成するには、該ゲート絶
縁膜５７を形成するための工程数が凡そ２倍に増加す
る。つまり、パターニング工程や成膜工程等を含むフォ
トリソ工程（製造工程）の数が凡そ２倍に増加する。こ
のため、液晶表示素子の歩留りの低下や、コストアップ
を招来するという新たな問題点を生じることとなる。
縁膜５７を薄く形成し、一方、付加容量６０部分に供さ
れるゲート絶縁膜５７を厚く形成するには、該ゲート絶
縁膜５７を形成するための工程数が凡そ２倍に増加す
る。つまり、パターニング工程や成膜工程等を含むフォ
トリソ工程（製造工程）の数が凡そ２倍に増加する。こ
のため、液晶表示素子の歩留りの低下や、コストアップ
を招来するという新たな問題点を生じることとなる。
【０００７】本発明は、上記従来の問題点に鑑みなされ
たものであり、その目的は、薄膜トランジスタの高性能
化を図ることができ、かつ、蓄積容量の信頼性を維持す
ることができる液晶表示素子、即ち、薄膜トランジスタ
の性能、および、蓄積容量の信頼性が向上された液晶表
示素子を提供することにある。
たものであり、その目的は、薄膜トランジスタの高性能
化を図ることができ、かつ、蓄積容量の信頼性を維持す
ることができる液晶表示素子、即ち、薄膜トランジスタ
の性能、および、蓄積容量の信頼性が向上された液晶表
示素子を提供することにある。
【０００８】
【課題を解決するための手段】請求項１記載の発明の液
晶表示素子は、上記の課題を解決するために、薄膜トラ
ンジスタおよび蓄積容量を有し、アクティブマトリクス
駆動方式で駆動される液晶表示素子において、 上記薄膜
トランジスタが、半導体層と、該半導体層上に形成され
たゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲー
ト電極とを有し、上記蓄積容量が、第一電極と、第二電
極との間に、第一絶縁膜と、上記ゲート絶縁膜と同一の
材料からなり、かつ、上記ゲート絶縁膜と同一の厚みを
持つ第二絶縁膜とを有してなることを特徴としている。
晶表示素子は、上記の課題を解決するために、薄膜トラ
ンジスタおよび蓄積容量を有し、アクティブマトリクス
駆動方式で駆動される液晶表示素子において、 上記薄膜
トランジスタが、半導体層と、該半導体層上に形成され
たゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲー
ト電極とを有し、上記蓄積容量が、第一電極と、第二電
極との間に、第一絶縁膜と、上記ゲート絶縁膜と同一の
材料からなり、かつ、上記ゲート絶縁膜と同一の厚みを
持つ第二絶縁膜とを有してなることを特徴としている。
【０００９】請求項２記載の発明の液晶表示素子は、上
記の課題を解決するために、薄膜トランジスタおよび蓄
積容量を有し、アクティブマトリクス駆動方式で駆動さ
れる液晶表示素子において 、 上記薄膜トランジスタが、
半導体層と、該半導体層上に形成されたゲート絶縁膜
と、該ゲート絶縁膜上に形成されたゲート電極とを有
し、上記蓄積容量が、非単結晶シリコンからなる第一電
極と、第二電極との間に、該非単結晶シリコンの酸化膜
からなる第一絶縁膜と、上記ゲート絶縁膜と同一の材料
からなり、かつ、上記ゲート絶縁膜と同一の厚みを持つ
第二絶縁膜とを有してなることを特徴としている。
記の課題を解決するために、薄膜トランジスタおよび蓄
積容量を有し、アクティブマトリクス駆動方式で駆動さ
れる液晶表示素子において 、 上記薄膜トランジスタが、
半導体層と、該半導体層上に形成されたゲート絶縁膜
と、該ゲート絶縁膜上に形成されたゲート電極とを有
し、上記蓄積容量が、非単結晶シリコンからなる第一電
極と、第二電極との間に、該非単結晶シリコンの酸化膜
からなる第一絶縁膜と、上記ゲート絶縁膜と同一の材料
からなり、かつ、上記ゲート絶縁膜と同一の厚みを持つ
第二絶縁膜とを有してなることを特徴としている。
【００１０】請求項３記載の発明の液晶表示素子は、上
記の課題を解決するために、請求項２記載の液晶表示素
子において、上記非単結晶シリコンは、薄膜トランジス
タに供される電界効果電子移動度μが５(cm2/V・s)以上
の多結晶シリコンに、イオン注入がなされて形成されて
いることを特徴としている。
記の課題を解決するために、請求項２記載の液晶表示素
子において、上記非単結晶シリコンは、薄膜トランジス
タに供される電界効果電子移動度μが５(cm2/V・s)以上
の多結晶シリコンに、イオン注入がなされて形成されて
いることを特徴としている。
【００１１】請求項４記載の発明の液晶表示素子は、上
記の課題を解決するために、請求項１ないし３のいずれ
か１項に記載の液晶表示素子において、上記第一絶縁膜
が、第一電極表面をプラズマ酸化することにより形成さ
れたものであることを特徴としている。
記の課題を解決するために、請求項１ないし３のいずれ
か１項に記載の液晶表示素子において、上記第一絶縁膜
が、第一電極表面をプラズマ酸化することにより形成さ
れたものであることを特徴としている。
【００１２】請求項５記載の発明の液晶表示素子は、上
記の課題を解決するために、請求項１ないし４のいずれ
か１項に記載の液晶表示素子において、上記第二電極上
に形成された層間絶縁膜と、液晶を駆動するための画素
電極とをさらに有し、上記画素電極が、上記層間絶縁膜
上に形成された透明導電膜からなることを特徴としてい
る。
記の課題を解決するために、請求項１ないし４のいずれ
か１項に記載の液晶表示素子において、上記第二電極上
に形成された層間絶縁膜と、液晶を駆動するための画素
電極とをさらに有し、上記画素電極が、上記層間絶縁膜
上に形成された透明導電膜からなることを特徴としてい
る。
【００１３】
【作用】請求項１記載の構成によれば、蓄積容量は、非
単結晶シリコンからなる第一電極と、第二電極との間
に、２種類の絶縁膜、即ち、該非単結晶シリコンの酸化
膜からなる第一絶縁膜と、薄膜トランジスタのゲート絶
縁膜と同一の第二絶縁膜とを有してなっている。つま
り、蓄積容量は、第一絶縁膜と第二絶縁膜とを有してお
り、薄膜トランジスタと比較して、その絶縁膜が分厚く
形成されている。それゆえ、ゲート絶縁膜がより薄く形
成されて、薄膜トランジスタの高性能化が図られた場合
においても、蓄積容量の信頼性が損なわれることはな
い。即ち、蓄積容量は、第二絶縁膜がより薄く形成され
て例えばピンホール等が発生し易くなった場合において
も、第一絶縁膜を有しているため、上記ピンホールに由
来する欠陥が発生し難くなっている。
単結晶シリコンからなる第一電極と、第二電極との間
に、２種類の絶縁膜、即ち、該非単結晶シリコンの酸化
膜からなる第一絶縁膜と、薄膜トランジスタのゲート絶
縁膜と同一の第二絶縁膜とを有してなっている。つま
り、蓄積容量は、第一絶縁膜と第二絶縁膜とを有してお
り、薄膜トランジスタと比較して、その絶縁膜が分厚く
形成されている。それゆえ、ゲート絶縁膜がより薄く形
成されて、薄膜トランジスタの高性能化が図られた場合
においても、蓄積容量の信頼性が損なわれることはな
い。即ち、蓄積容量は、第二絶縁膜がより薄く形成され
て例えばピンホール等が発生し易くなった場合において
も、第一絶縁膜を有しているため、上記ピンホールに由
来する欠陥が発生し難くなっている。
【００１４】これにより、薄膜トランジスタの高性能化
を図ることができ、かつ、蓄積容量の信頼性を維持する
ことができる液晶表示素子、即ち、薄膜トランジスタの
性能、および、蓄積容量の信頼性が向上された液晶表示
素子を提供することができる。
を図ることができ、かつ、蓄積容量の信頼性を維持する
ことができる液晶表示素子、即ち、薄膜トランジスタの
性能、および、蓄積容量の信頼性が向上された液晶表示
素子を提供することができる。
【００１５】請求項３記載の構成によれば、非単結晶シ
リコンは、薄膜トランジスタに供される電界効果電子移
動度μが５(cm2/V・s)以上の多結晶シリコンに、イオン
注入がなされて形成されている。このように、電界効果
電子移動度μが５(cm2/V・s)以上の多結晶シリコンが用
いられているので、薄膜トランジスタや蓄積容量のサイ
ズを小さくできる。また、液晶表示素子の歩留りが向上
されると共に、該液晶表示素子における開口率を維持す
ることができる。
リコンは、薄膜トランジスタに供される電界効果電子移
動度μが５(cm2/V・s)以上の多結晶シリコンに、イオン
注入がなされて形成されている。このように、電界効果
電子移動度μが５(cm2/V・s)以上の多結晶シリコンが用
いられているので、薄膜トランジスタや蓄積容量のサイ
ズを小さくできる。また、液晶表示素子の歩留りが向上
されると共に、該液晶表示素子における開口率を維持す
ることができる。
【００１６】
【実施例】本発明の一実施例について図１ないし図４に
基づいて説明すれば、以下の通りである。
基づいて説明すれば、以下の通りである。
【００１７】本実施例にかかる液晶表示素子は、液晶表
示装置等の平面ディスプレイ装置に供され、アクティブ
マトリクス駆動方式で駆動される。上記の液晶表示装置
は、図３に示すように、表示部を構成するアクティブマ
トリクス基板（液晶表示素子）１、データ信号を出力す
るホールド回路２、および、走査信号を出力する走査回
路３を備えている。
示装置等の平面ディスプレイ装置に供され、アクティブ
マトリクス駆動方式で駆動される。上記の液晶表示装置
は、図３に示すように、表示部を構成するアクティブマ
トリクス基板（液晶表示素子）１、データ信号を出力す
るホールド回路２、および、走査信号を出力する走査回
路３を備えている。
【００１８】上記のアクティブマトリクス基板１上に
は、互いに平行な複数のデータ信号線（ドレインバス）
４…と、互いに平行な複数の走査信号線（ゲートバス）
５…と、互いに平行な複数の付加容量電極線６…とが配
設されている。データ信号線４…は、ホールド回路２に
電気的に接続されている。また、データ信号線４…は、
走査信号線５…および付加容量電極線６…と直交してい
る。走査信号線５…は、走査回路３に電気的に接続され
ている。付加容量電極線６…は、図示しない電源回路に
電気的に接続されている。そして、走査信号線５…およ
び付加容量電極線６…は、互いに並行となっている。こ
れらデータ信号線４…、走査信号線５…および付加容量
電極線６…は、ＡｌやＴｉ、Ｔａ、Ｃｒ、Ｃｕ等の薄
膜、或いは、ＡｌとＳｉとの合金等からなる薄膜等の導
電体で形成されている。
は、互いに平行な複数のデータ信号線（ドレインバス）
４…と、互いに平行な複数の走査信号線（ゲートバス）
５…と、互いに平行な複数の付加容量電極線６…とが配
設されている。データ信号線４…は、ホールド回路２に
電気的に接続されている。また、データ信号線４…は、
走査信号線５…および付加容量電極線６…と直交してい
る。走査信号線５…は、走査回路３に電気的に接続され
ている。付加容量電極線６…は、図示しない電源回路に
電気的に接続されている。そして、走査信号線５…およ
び付加容量電極線６…は、互いに並行となっている。こ
れらデータ信号線４…、走査信号線５…および付加容量
電極線６…は、ＡｌやＴｉ、Ｔａ、Ｃｒ、Ｃｕ等の薄
膜、或いは、ＡｌとＳｉとの合金等からなる薄膜等の導
電体で形成されている。
【００１９】図４に示すように、アクティブマトリクス
基板１上におけるデータ信号線４…と走査信号線５…と
の各交差点近傍には、電界効果トランジスタである薄膜
トランジスタ（以下、画素ＴＦＴと称する）７、画素で
ある画素容量８、および、信号蓄積キャパシタである付
加容量（蓄積容量）９が配設されている。つまり、上記
のアクティブマトリクス基板１は、ガラス、または、絶
縁膜が表面に成膜された合成樹脂等からなる基板２１
（図１）上に、マトリクス状に配設された多数の画素Ｔ
ＦＴ７…、画素容量８…および付加容量９…を備えてな
っている。
基板１上におけるデータ信号線４…と走査信号線５…と
の各交差点近傍には、電界効果トランジスタである薄膜
トランジスタ（以下、画素ＴＦＴと称する）７、画素で
ある画素容量８、および、信号蓄積キャパシタである付
加容量（蓄積容量）９が配設されている。つまり、上記
のアクティブマトリクス基板１は、ガラス、または、絶
縁膜が表面に成膜された合成樹脂等からなる基板２１
（図１）上に、マトリクス状に配設された多数の画素Ｔ
ＦＴ７…、画素容量８…および付加容量９…を備えてな
っている。
【００２０】上記の画素ＴＦＴ７は、多結晶シリコンか
らなる薄膜で形成されており、画素容量８を駆動する駆
動回路となっている。図２および図４に示すように、画
素ＴＦＴ７のゲート電極１１は走査信号線５に接続さ
れ、ソース電極１２はデータ信号線４に接続され、ドレ
イン電極１３は画素容量８および付加容量９に接続され
ている。また、上記多結晶シリコンからなる薄膜は、付
加容量９にも供されている。
らなる薄膜で形成されており、画素容量８を駆動する駆
動回路となっている。図２および図４に示すように、画
素ＴＦＴ７のゲート電極１１は走査信号線５に接続さ
れ、ソース電極１２はデータ信号線４に接続され、ドレ
イン電極１３は画素容量８および付加容量９に接続され
ている。また、上記多結晶シリコンからなる薄膜は、付
加容量９にも供されている。
【００２１】上記多結晶シリコンの電界効果電子移動度
（以下、移動度と称する）μ(cm2/V・s)は、特に限定さ
れるものではないが、μ≧５が好ましい。上記の移動度
μが５(cm2/V・s)以上の多結晶シリコンを形成すること
により、画素ＴＦＴ７や付加容量９のサイズを小さくで
きると共に、ホールド回路２等の構成を簡単化すること
ができる。
（以下、移動度と称する）μ(cm2/V・s)は、特に限定さ
れるものではないが、μ≧５が好ましい。上記の移動度
μが５(cm2/V・s)以上の多結晶シリコンを形成すること
により、画素ＴＦＴ７や付加容量９のサイズを小さくで
きると共に、ホールド回路２等の構成を簡単化すること
ができる。
【００２２】尚、移動度μの上記好ましい範囲、つま
り、下限値である５(cm2/V・s)は、本願発明者が回路設
計に関するシミュレーションを行い、鋭意検討した結
果、得られた値である。即ち、回路設計に関するシミュ
レーションの結果から、非晶質（アモルファス）シリコ
ンからなる薄膜を画素ＴＦＴ７等に用いた場合の移動度
の上限値である５(cm2/V・s)以上に、該移動度μを設定
することにより、以下に示すような顕著な効果が得られ
ることがわかった。つまり、移動度μを５(cm2/V・s)以
上に設定すると、該移動度μの値が大きいため、画素Ｔ
ＦＴ７や付加容量９のサイズを小さくできる。また、液
晶表示素子の歩留りが向上されると共に、該液晶表示素
子における開口率を維持することができる。
り、下限値である５(cm2/V・s)は、本願発明者が回路設
計に関するシミュレーションを行い、鋭意検討した結
果、得られた値である。即ち、回路設計に関するシミュ
レーションの結果から、非晶質（アモルファス）シリコ
ンからなる薄膜を画素ＴＦＴ７等に用いた場合の移動度
の上限値である５(cm2/V・s)以上に、該移動度μを設定
することにより、以下に示すような顕著な効果が得られ
ることがわかった。つまり、移動度μを５(cm2/V・s)以
上に設定すると、該移動度μの値が大きいため、画素Ｔ
ＦＴ７や付加容量９のサイズを小さくできる。また、液
晶表示素子の歩留りが向上されると共に、該液晶表示素
子における開口率を維持することができる。
【００２３】ゲート電極１１、ソース電極１２およびド
レイン電極１３は、ＡｌやＴｉ、Ｔａ、Ｃｒ、Ｃｕ等の
薄膜、或いは、ＡｌとＳｉとの合金等からなる薄膜等の
導電体で形成されている。また、画素ＴＦＴ７のゲート
絶縁膜２５（図１）は、例えばＳｉＯ2 からなる薄膜で
形成されている。
レイン電極１３は、ＡｌやＴｉ、Ｔａ、Ｃｒ、Ｃｕ等の
薄膜、或いは、ＡｌとＳｉとの合金等からなる薄膜等の
導電体で形成されている。また、画素ＴＦＴ７のゲート
絶縁膜２５（図１）は、例えばＳｉＯ2 からなる薄膜で
形成されている。
【００２４】画素容量８は、アクティブマトリクス基板
１上に形成されている画素電極１４と、図示しない対向
基板上に形成されている対向電極１５と、これら両電極
１４・１５間に封入された液晶、即ち、液晶層（図示せ
ず）とからなっている。画素電極１４は、画素ＴＦＴ７
のドレイン電極１３に電気的に接続されている。画素電
極１４および対向電極１５は、例えば、ＩＴＯ（Indium
-tin oxide）からなる薄膜で形成されている。
１上に形成されている画素電極１４と、図示しない対向
基板上に形成されている対向電極１５と、これら両電極
１４・１５間に封入された液晶、即ち、液晶層（図示せ
ず）とからなっている。画素電極１４は、画素ＴＦＴ７
のドレイン電極１３に電気的に接続されている。画素電
極１４および対向電極１５は、例えば、ＩＴＯ（Indium
-tin oxide）からなる薄膜で形成されている。
【００２５】そして、画素容量８は、画素電極１４およ
び対向電極１５間に印加する電圧を制御することにより
液晶を駆動し、該液晶が備える電気光学特性を利用して
各種表示を行うようになっている。つまり、アクティブ
マトリクス基板１を備える液晶表示装置は、上記液晶が
備える電気光学特性を利用して各種表示を行うようにな
っている。
び対向電極１５間に印加する電圧を制御することにより
液晶を駆動し、該液晶が備える電気光学特性を利用して
各種表示を行うようになっている。つまり、アクティブ
マトリクス基板１を備える液晶表示装置は、上記液晶が
備える電気光学特性を利用して各種表示を行うようにな
っている。
【００２６】付加容量９は、画素容量８の付加容量であ
り、画素容量８における液晶の誘電率がその異方性によ
って受ける影響を低減し、表示特性の向上を図るため
に、該画素容量８と並列に設けられている。図１に示す
ように、付加容量９は、付加容量電極（第一電極）１６
と、絶縁膜（第一絶縁膜）２４およびゲート絶縁膜（第
二絶縁膜）２５と、付加容量電極（第二電極）１７とで
形成されている。つまり、付加容量９は、絶縁膜２４
と、画素ＴＦＴ７のゲート絶縁膜２５と同一の絶縁膜
（説明の都合上、該絶縁膜もゲート絶縁膜２５と記す）
とを有している。付加容量９の一方の付加容量電極１６
は、画素容量８の画素電極１４に電気的に接続されてい
る。また、付加容量９の他方の付加容量電極１７は、付
加容量電極線６を介してアクティブマトリクス基板１外
部の電極に電気的に接続されている。
り、画素容量８における液晶の誘電率がその異方性によ
って受ける影響を低減し、表示特性の向上を図るため
に、該画素容量８と並列に設けられている。図１に示す
ように、付加容量９は、付加容量電極（第一電極）１６
と、絶縁膜（第一絶縁膜）２４およびゲート絶縁膜（第
二絶縁膜）２５と、付加容量電極（第二電極）１７とで
形成されている。つまり、付加容量９は、絶縁膜２４
と、画素ＴＦＴ７のゲート絶縁膜２５と同一の絶縁膜
（説明の都合上、該絶縁膜もゲート絶縁膜２５と記す）
とを有している。付加容量９の一方の付加容量電極１６
は、画素容量８の画素電極１４に電気的に接続されてい
る。また、付加容量９の他方の付加容量電極１７は、付
加容量電極線６を介してアクティブマトリクス基板１外
部の電極に電気的に接続されている。
【００２７】付加容量電極１６は、例えば、画素ＴＦＴ
７に供されている前記多結晶シリコンからなる薄膜に、
少なくともリンやホウ素を含んだ不純物がイオン注入さ
れた化合物、つまり、非単結晶シリコンからなる薄膜で
形成されている。絶縁膜２４は、付加容量電極１６表
面、つまり、上記非単結晶シリコン薄膜表面を例えばプ
ラズマ酸化等することにより形成された酸化膜である。
また、ゲート絶縁膜２５は、絶縁膜２４上に形成されて
いる。付加容量電極１７は、Ａｌ薄膜等の導電体、つま
り、ゲート電極１１と同一の膜で形成されている。そし
て、付加容量電極１７は、ゲート電極１１と電気的に接
続されている。尚、付加容量電極１７は、対応する画素
ＴＦＴ７と電気的に接続されていない他の走査信号線５
に接続されていてもよい。
７に供されている前記多結晶シリコンからなる薄膜に、
少なくともリンやホウ素を含んだ不純物がイオン注入さ
れた化合物、つまり、非単結晶シリコンからなる薄膜で
形成されている。絶縁膜２４は、付加容量電極１６表
面、つまり、上記非単結晶シリコン薄膜表面を例えばプ
ラズマ酸化等することにより形成された酸化膜である。
また、ゲート絶縁膜２５は、絶縁膜２４上に形成されて
いる。付加容量電極１７は、Ａｌ薄膜等の導電体、つま
り、ゲート電極１１と同一の膜で形成されている。そし
て、付加容量電極１７は、ゲート電極１１と電気的に接
続されている。尚、付加容量電極１７は、対応する画素
ＴＦＴ７と電気的に接続されていない他の走査信号線５
に接続されていてもよい。
【００２８】以上のように、本実施例にかかる液晶表示
素子は、付加容量９が、非単結晶シリコンからなる付加
容量電極１６と、導電体からなる付加容量電極１７との
間に、該非単結晶シリコンの酸化膜からなる絶縁膜２４
と、画素ＴＦＴ７のゲート絶縁膜２５と同一の材料から
なる絶縁膜（ゲート絶縁膜２５）とを有してなってい
る。つまり、付加容量９は、絶縁膜２４およびゲート絶
縁膜２５の２種類の絶縁膜を有しており、画素ＴＦＴ７
と比較して、その絶縁膜が分厚く形成されている。それ
ゆえ、ゲート絶縁膜２５がより薄く形成されて、画素Ｔ
ＦＴ７の高性能化が図られた場合においても、付加容量
９の信頼性が損なわれることはない。即ち、付加容量９
は、ゲート絶縁膜２５がより薄く形成されて例えばピン
ホール等が発生し易くなった場合においても、絶縁膜２
４を有しているため、上記ピンホールに由来する欠陥が
発生し難くなっている。
素子は、付加容量９が、非単結晶シリコンからなる付加
容量電極１６と、導電体からなる付加容量電極１７との
間に、該非単結晶シリコンの酸化膜からなる絶縁膜２４
と、画素ＴＦＴ７のゲート絶縁膜２５と同一の材料から
なる絶縁膜（ゲート絶縁膜２５）とを有してなってい
る。つまり、付加容量９は、絶縁膜２４およびゲート絶
縁膜２５の２種類の絶縁膜を有しており、画素ＴＦＴ７
と比較して、その絶縁膜が分厚く形成されている。それ
ゆえ、ゲート絶縁膜２５がより薄く形成されて、画素Ｔ
ＦＴ７の高性能化が図られた場合においても、付加容量
９の信頼性が損なわれることはない。即ち、付加容量９
は、ゲート絶縁膜２５がより薄く形成されて例えばピン
ホール等が発生し易くなった場合においても、絶縁膜２
４を有しているため、上記ピンホールに由来する欠陥が
発生し難くなっている。
【００２９】これにより、画素ＴＦＴ７の高性能化を図
ることができ、かつ、付加容量９の信頼性を維持するこ
とができる液晶表示素子、即ち、画素ＴＦＴ７の性能、
および、付加容量９の耐圧性等の信頼性が向上された液
晶表示素子をより安価に提供することができる。
ることができ、かつ、付加容量９の信頼性を維持するこ
とができる液晶表示素子、即ち、画素ＴＦＴ７の性能、
および、付加容量９の耐圧性等の信頼性が向上された液
晶表示素子をより安価に提供することができる。
【００３０】また、本実施例にかかる液晶表示素子は、
非単結晶シリコンからなる薄膜が、画素ＴＦＴ７に供さ
れる移動度μが５(cm2/V・s)以上の多結晶シリコンに、
イオン注入がなされることにより形成されている。この
ように、移動度μが５(cm2/V・s)以上の多結晶シリコン
が用いられているので、画素ＴＦＴ７や付加容量９のサ
イズを小さくできる。また、液晶表示素子の歩留りが向
上されると共に、該液晶表示素子における開口率を維持
することができる。
非単結晶シリコンからなる薄膜が、画素ＴＦＴ７に供さ
れる移動度μが５(cm2/V・s)以上の多結晶シリコンに、
イオン注入がなされることにより形成されている。この
ように、移動度μが５(cm2/V・s)以上の多結晶シリコン
が用いられているので、画素ＴＦＴ７や付加容量９のサ
イズを小さくできる。また、液晶表示素子の歩留りが向
上されると共に、該液晶表示素子における開口率を維持
することができる。
【００３１】次に、上記構成の液晶表示素子の製造方法
について、図１を参照しながら、以下に説明する。尚、
図１は、図２のＡ−Ａ線矢視断面図である。
について、図１を参照しながら、以下に説明する。尚、
図１は、図２のＡ−Ａ線矢視断面図である。
【００３２】先ず、図１（ａ）に示すように、基板（液
晶表示素子基板）２１上に、多結晶シリコンからなる薄
膜である半導体層２２を形成する。画素ＴＦＴ７…等と
なるべき上記半導体層２２は、例えば、プラズマＣＶＤ
（Chemical Vapor Deposition ）法や低圧ＣＶＤ法等の
ＣＶＤ法；非晶質シリコンからなる薄膜を低温で積層し
た後、 600℃程度の温度で固相成長させるか、或いは、
エキシマレーザ等を用いてレーザ光を照射し結晶化させ
る方法等の公知の方法により形成することができる。半
導体層２２の厚みは、例えば50nmとすればよいが、特に
限定されるものではない。上記の半導体層２２は、例え
ばフォトエッチングにより、所定の形状とする。
晶表示素子基板）２１上に、多結晶シリコンからなる薄
膜である半導体層２２を形成する。画素ＴＦＴ７…等と
なるべき上記半導体層２２は、例えば、プラズマＣＶＤ
（Chemical Vapor Deposition ）法や低圧ＣＶＤ法等の
ＣＶＤ法；非晶質シリコンからなる薄膜を低温で積層し
た後、 600℃程度の温度で固相成長させるか、或いは、
エキシマレーザ等を用いてレーザ光を照射し結晶化させ
る方法等の公知の方法により形成することができる。半
導体層２２の厚みは、例えば50nmとすればよいが、特に
限定されるものではない。上記の半導体層２２は、例え
ばフォトエッチングにより、所定の形状とする。
【００３３】次に、同図（ｂ）に示すように、基板２１
上に、例えばフォトレジスト（感光性樹脂）、或いは、
ＳｉＯ2 やＳｉＮX 等の絶縁体からなる薄膜であるドー
ピングマスク（マスク）２３を形成する（パターニング
工程）。上記のドーピングマスク２３は、半導体層２２
における、付加容量９…の付加容量電極１６…部分とな
るべき領域以外の領域をマスクするように形成する。
上に、例えばフォトレジスト（感光性樹脂）、或いは、
ＳｉＯ2 やＳｉＮX 等の絶縁体からなる薄膜であるドー
ピングマスク（マスク）２３を形成する（パターニング
工程）。上記のドーピングマスク２３は、半導体層２２
における、付加容量９…の付加容量電極１６…部分とな
るべき領域以外の領域をマスクするように形成する。
【００３４】次いで、ドーピングマスク２３にてマスク
されていない上記領域に、リンを含み、かつ、イオン化
された不純物を、所定の注入条件、例えば加速電圧90 k
eVで、ドーズ量４×1015個となるようにイオン注入し、
非単結晶シリコンからなる付加容量電極１６…を形成す
る（成膜工程）。その後、該付加容量電極１６…表面を
Ｏ2 プラズマ雰囲気中でプラズマ酸化することにより、
絶縁膜２４…を形成する。つまり、付加容量電極１６…
を形成する際に用いたドーピングマスク２３を、そのま
ま、絶縁膜２４…を形成する際に用いるマスクとして使
用する。従って、上記のパターニング工程や成膜工程等
を含むフォトリソ工程、つまり、製造工程数は、従来の
製造工程数と比較して、それ程増加しない。
されていない上記領域に、リンを含み、かつ、イオン化
された不純物を、所定の注入条件、例えば加速電圧90 k
eVで、ドーズ量４×1015個となるようにイオン注入し、
非単結晶シリコンからなる付加容量電極１６…を形成す
る（成膜工程）。その後、該付加容量電極１６…表面を
Ｏ2 プラズマ雰囲気中でプラズマ酸化することにより、
絶縁膜２４…を形成する。つまり、付加容量電極１６…
を形成する際に用いたドーピングマスク２３を、そのま
ま、絶縁膜２４…を形成する際に用いるマスクとして使
用する。従って、上記のパターニング工程や成膜工程等
を含むフォトリソ工程、つまり、製造工程数は、従来の
製造工程数と比較して、それ程増加しない。
【００３５】そして、上記の絶縁膜２４…を形成した
後、ドーピングマスク２３を半導体層２２から剥離す
る。尚、上記の不純物は、リンを含む代わりに、ホウ素
を含んでいてもよい。また、加速電圧やドーズ量等の注
入条件は、特に限定されるものではなく、適宜変更して
もよい。
後、ドーピングマスク２３を半導体層２２から剥離す
る。尚、上記の不純物は、リンを含む代わりに、ホウ素
を含んでいてもよい。また、加速電圧やドーズ量等の注
入条件は、特に限定されるものではなく、適宜変更して
もよい。
【００３６】続いて、同図（ｃ）に示すように、基板２
１上、つまり、半導体層２２および絶縁膜２４…上に、
例えばＳｉＯ2 からなる薄膜を形成する。ゲート絶縁膜
２５…となるべき該薄膜は、公知の方法により形成すれ
ばよい。ゲート絶縁膜２５…の厚みは、例えば 100nmと
すればよいが、特に限定されるものではない。尚、ゲー
ト絶縁膜２５…は、ＳｉＮX からなっていてもよく、ま
た、ＳｉＯ2 とＳｉＮX とを積層してなる多層構造であ
ってもよい。
１上、つまり、半導体層２２および絶縁膜２４…上に、
例えばＳｉＯ2 からなる薄膜を形成する。ゲート絶縁膜
２５…となるべき該薄膜は、公知の方法により形成すれ
ばよい。ゲート絶縁膜２５…の厚みは、例えば 100nmと
すればよいが、特に限定されるものではない。尚、ゲー
ト絶縁膜２５…は、ＳｉＮX からなっていてもよく、ま
た、ＳｉＯ2 とＳｉＮX とを積層してなる多層構造であ
ってもよい。
【００３７】次に、同図（ｄ）に示すように、画素ＴＦ
Ｔ７…のゲート電極１１…、および、付加容量９…の付
加容量電極１７…となるＡｌ薄膜、即ち、走査信号線５
…および付加容量電極線６…となるＡｌ薄膜を形成す
る。上記Ａｌ薄膜の厚みは、例えば 300nmとすればよい
が、特に限定されるものではない。尚、ゲート電極１１
…および付加容量電極１７…は、ＴｉやＴａ、Ｃｒ、Ｃ
ｕ等の薄膜で形成してもよく、また、ＡｌとＳｉとの合
金等からなる薄膜で形成してもよい。さらに、ゲート電
極１１…と付加容量電極１７…とを一度に形成する代わ
りに、それぞれ別個に形成してもよい。
Ｔ７…のゲート電極１１…、および、付加容量９…の付
加容量電極１７…となるＡｌ薄膜、即ち、走査信号線５
…および付加容量電極線６…となるＡｌ薄膜を形成す
る。上記Ａｌ薄膜の厚みは、例えば 300nmとすればよい
が、特に限定されるものではない。尚、ゲート電極１１
…および付加容量電極１７…は、ＴｉやＴａ、Ｃｒ、Ｃ
ｕ等の薄膜で形成してもよく、また、ＡｌとＳｉとの合
金等からなる薄膜で形成してもよい。さらに、ゲート電
極１１…と付加容量電極１７…とを一度に形成する代わ
りに、それぞれ別個に形成してもよい。
【００３８】次いで、ゲート絶縁膜２５…に拡散用の窓
開けを行った後、半導体層２２における、画素ＴＦＴ７
…のソース領域２６…またはドレイン領域２７…となる
領域に、リンを含み、かつ、イオン化された不純物を、
所定の注入条件、例えば加速電圧90 keVで、ドーズ量４
×1015個となるようにイオン注入する。これにより、ソ
ース領域２６…およびドレイン領域２７…が形成され
る。また、半導体層２２における、両領域２６・２７間
の領域は、チャネル部となる。尚、上記の不純物は、リ
ンを含む代わりに、ホウ素を含んでいてもよい。また、
加速電圧やドーズ量等の注入条件は、特に限定されるも
のではなく、適宜変更してもよい。但し、該不純物は、
前記付加容量９…の付加容量電極１６…を形成する際に
用いた不純物と同種である方が望ましい。
開けを行った後、半導体層２２における、画素ＴＦＴ７
…のソース領域２６…またはドレイン領域２７…となる
領域に、リンを含み、かつ、イオン化された不純物を、
所定の注入条件、例えば加速電圧90 keVで、ドーズ量４
×1015個となるようにイオン注入する。これにより、ソ
ース領域２６…およびドレイン領域２７…が形成され
る。また、半導体層２２における、両領域２６・２７間
の領域は、チャネル部となる。尚、上記の不純物は、リ
ンを含む代わりに、ホウ素を含んでいてもよい。また、
加速電圧やドーズ量等の注入条件は、特に限定されるも
のではなく、適宜変更してもよい。但し、該不純物は、
前記付加容量９…の付加容量電極１６…を形成する際に
用いた不純物と同種である方が望ましい。
【００３９】その後、ゲート絶縁膜２５…、ゲート電極
１１…および付加容量電極１７…上に、ＳｉＮX の薄膜
からなる層間絶縁膜２８を形成する。上記層間絶縁膜２
８の厚みは、例えば 400nmとすればよいが、特に限定さ
れるものではない。そして、上記の層間絶縁膜２８を形
成した後、ソース領域２６…およびドレイン領域２７…
に対応する位置に、コンタクトホール２９…を形成す
る。尚、層間絶縁膜２８は、ＳｉＯ2 からなっていても
よく、また、ＳｉＯ2 とＳｉＮX とを積層してなる多層
構造であってもよい。
１１…および付加容量電極１７…上に、ＳｉＮX の薄膜
からなる層間絶縁膜２８を形成する。上記層間絶縁膜２
８の厚みは、例えば 400nmとすればよいが、特に限定さ
れるものではない。そして、上記の層間絶縁膜２８を形
成した後、ソース領域２６…およびドレイン領域２７…
に対応する位置に、コンタクトホール２９…を形成す
る。尚、層間絶縁膜２８は、ＳｉＯ2 からなっていても
よく、また、ＳｉＯ2 とＳｉＮX とを積層してなる多層
構造であってもよい。
【００４０】続いて、上記のコンタクトホール２９…部
分に、Ａｌの薄膜からなるソース電極１２…およびドレ
イン電極１３…を形成する。上記各電極１２…・１３…
の厚みは、例えば 500nmとすればよいが、特に限定され
るものではない。尚、ソース電極１２…およびドレイン
電極１３…は、ＴｉやＴａ、Ｃｒ、Ｃｕ等の薄膜で形成
してもよく、また、ＡｌとＳｉとの合金等からなる薄膜
で形成してもよい。さらに、ソース電極１２…とドレイ
ン電極１３…とを一度に形成する代わりに、それぞれ別
個に形成してもよい。
分に、Ａｌの薄膜からなるソース電極１２…およびドレ
イン電極１３…を形成する。上記各電極１２…・１３…
の厚みは、例えば 500nmとすればよいが、特に限定され
るものではない。尚、ソース電極１２…およびドレイン
電極１３…は、ＴｉやＴａ、Ｃｒ、Ｃｕ等の薄膜で形成
してもよく、また、ＡｌとＳｉとの合金等からなる薄膜
で形成してもよい。さらに、ソース電極１２…とドレイ
ン電極１３…とを一度に形成する代わりに、それぞれ別
個に形成してもよい。
【００４１】次に、層間絶縁膜２８上に、ＩＴＯの薄膜
からなる画素容量８…の画素電極１４…を形成する。上
記画素電極１４…の厚みは、例えば 100nmとすればよい
が、特に限定されるものではない。尚、画素電極１４…
は、ＺｎＯ2 等からなる透明導電膜で形成してもよい。
からなる画素容量８…の画素電極１４…を形成する。上
記画素電極１４…の厚みは、例えば 100nmとすればよい
が、特に限定されるものではない。尚、画素電極１４…
は、ＺｎＯ2 等からなる透明導電膜で形成してもよい。
【００４２】以上の工程により、液晶表示素子が形成さ
れる。即ち、以上のように、本実施例にかかる液晶表示
素子の製造方法は、基板２１上に半導体層２２（後に、
非単結晶シリコンとなる薄膜）を形成し、該半導体層２
２における付加容量９…が形成されるべき領域以外を、
フォトレジストであるドーピングマスク２３でマスクし
た後、露出している半導体層２２表面を酸化して酸化膜
である絶縁膜２４…を形成する。そして、上記絶縁膜２
４…上にゲート絶縁膜２５…を形成した後、該ゲート絶
縁膜２５…上に、付加容量電極１７…を形成する。従っ
て、付加容量９…は、絶縁膜２４およびゲート絶縁膜２
５の２種類の絶縁膜を有することとなる。つまり、従来
の製造方法により製造される付加容量と比較して、製造
工程数をそれ程増やすことなく付加容量９の絶縁膜を分
厚く形成することができる。それゆえ、画素ＴＦＴ７の
高性能化を図った場合においても、付加容量９の信頼性
が損なわれることはない。即ち、付加容量９は、２種類
の絶縁膜を有しているため、例えばピンホール等に由来
する欠陥が発生し難くなっている。
れる。即ち、以上のように、本実施例にかかる液晶表示
素子の製造方法は、基板２１上に半導体層２２（後に、
非単結晶シリコンとなる薄膜）を形成し、該半導体層２
２における付加容量９…が形成されるべき領域以外を、
フォトレジストであるドーピングマスク２３でマスクし
た後、露出している半導体層２２表面を酸化して酸化膜
である絶縁膜２４…を形成する。そして、上記絶縁膜２
４…上にゲート絶縁膜２５…を形成した後、該ゲート絶
縁膜２５…上に、付加容量電極１７…を形成する。従っ
て、付加容量９…は、絶縁膜２４およびゲート絶縁膜２
５の２種類の絶縁膜を有することとなる。つまり、従来
の製造方法により製造される付加容量と比較して、製造
工程数をそれ程増やすことなく付加容量９の絶縁膜を分
厚く形成することができる。それゆえ、画素ＴＦＴ７の
高性能化を図った場合においても、付加容量９の信頼性
が損なわれることはない。即ち、付加容量９は、２種類
の絶縁膜を有しているため、例えばピンホール等に由来
する欠陥が発生し難くなっている。
【００４３】これにより、画素ＴＦＴ７の性能、およ
び、付加容量９の耐圧性等の信頼性が向上された液晶表
示素子を、従来の液晶表示素子と同水準の歩留りでもっ
てより安価に製造することができる。
び、付加容量９の耐圧性等の信頼性が向上された液晶表
示素子を、従来の液晶表示素子と同水準の歩留りでもっ
てより安価に製造することができる。
【００４４】本実施例の液晶表示素子の製造方法は、以
上のように、蓄積容量を有し、アクティブマトリクス駆
動方式で駆動される液晶表示素子の製造方法において 、
液晶表示素子基板上に非単結晶シリコンからなる薄膜を
形成し、該薄膜における上記蓄積容量が形成されるべき
領域以外をマスクした後、露出している該非単結晶シリ
コン表面を酸化して酸化膜を形成する方法である。
上のように、蓄積容量を有し、アクティブマトリクス駆
動方式で駆動される液晶表示素子の製造方法において 、
液晶表示素子基板上に非単結晶シリコンからなる薄膜を
形成し、該薄膜における上記蓄積容量が形成されるべき
領域以外をマスクした後、露出している該非単結晶シリ
コン表面を酸化して酸化膜を形成する方法である。
【００４５】この酸化膜は絶縁膜であり、従って、この
酸化膜上に例えば従来の製造方法と同様にして絶縁膜を
形成することにより蓄積容量を形成すると、該蓄積容量
は、２種類の絶縁膜を有することとなる。つまり、従来
の製造方法により製造される蓄積容量と比較して、蓄積
容量の絶縁膜を分厚く形成することができる。それゆ
え、例えば、ゲート絶縁膜をより薄く形成し、薄膜トラ
ンジスタの高性能化を図った場合においても、蓄積容量
の信頼性が損なわれることはない。即ち、蓄積容量は、
２種類の絶縁膜を有しているため、例えばピンホール等
に由来する欠陥が発生し難くなっている。
酸化膜上に例えば従来の製造方法と同様にして絶縁膜を
形成することにより蓄積容量を形成すると、該蓄積容量
は、２種類の絶縁膜を有することとなる。つまり、従来
の製造方法により製造される蓄積容量と比較して、蓄積
容量の絶縁膜を分厚く形成することができる。それゆ
え、例えば、ゲート絶縁膜をより薄く形成し、薄膜トラ
ンジスタの高性能化を図った場合においても、蓄積容量
の信頼性が損なわれることはない。即ち、蓄積容量は、
２種類の絶縁膜を有しているため、例えばピンホール等
に由来する欠陥が発生し難くなっている。
【００４６】これにより、薄膜トランジスタの性能、お
よび、蓄積容量の信頼性が向上された液晶表示素子を、
従来の液晶表示素子と同水準の歩留りでもって製造する
ことができる。
よび、蓄積容量の信頼性が向上された液晶表示素子を、
従来の液晶表示素子と同水準の歩留りでもって製造する
ことができる。
【００４７】また、本実施例の液晶表示素子の製造方法
は、以上のように、薄膜における蓄積容量が形成される
べき領域以外を感光性樹脂でマスクする方法である。
は、以上のように、薄膜における蓄積容量が形成される
べき領域以外を感光性樹脂でマスクする方法である。
【００４８】このため、上記のマスクを、蓄積容量を形
成する際に用いるマスクと共通化することができる。つ
まり、蓄積容量の電極に例えば不純物を選択的にイオン
注入し、導電性を高める場合等には、該イオン注入時に
用いるマスクを、そのまま、非単結晶シリコン表面を酸
化して酸化膜を形成する際に用いるマスクとして使用す
ることができる。従って、製造工程数は、従来の製造工
程数と比較して、それ程増加しない。
成する際に用いるマスクと共通化することができる。つ
まり、蓄積容量の電極に例えば不純物を選択的にイオン
注入し、導電性を高める場合等には、該イオン注入時に
用いるマスクを、そのまま、非単結晶シリコン表面を酸
化して酸化膜を形成する際に用いるマスクとして使用す
ることができる。従って、製造工程数は、従来の製造工
程数と比較して、それ程増加しない。
【００４９】これにより、薄膜トランジスタの性能、お
よび、蓄積容量の信頼性が向上された液晶表示素子を、
従来の液晶表示素子と同水準の歩留りおよびコストでも
って製造することができる。
よび、蓄積容量の信頼性が向上された液晶表示素子を、
従来の液晶表示素子と同水準の歩留りおよびコストでも
って製造することができる。
【００５０】さらに、本実施例の液晶表示素子の製造方
法は、以上のように、上記酸化膜上に薄膜トランジスタ
のゲート絶縁膜と同一の絶縁膜を形成した後、該絶縁膜
上に、薄膜トランジスタのゲート電極と同一の薄膜を形
成する方法である。
法は、以上のように、上記酸化膜上に薄膜トランジスタ
のゲート絶縁膜と同一の絶縁膜を形成した後、該絶縁膜
上に、薄膜トランジスタのゲート電極と同一の薄膜を形
成する方法である。
【００５１】上記方法によれば、蓄積容量の電極となる
薄膜と、薄膜トランジスタのゲート電極とを同一の材料
で形成することができる。これにより、薄膜トランジス
タの性能、および、蓄積容量の信頼性が向上された液晶
表示素子を、より安価に製造することができる。
薄膜と、薄膜トランジスタのゲート電極とを同一の材料
で形成することができる。これにより、薄膜トランジス
タの性能、および、蓄積容量の信頼性が向上された液晶
表示素子を、より安価に製造することができる。
【００５２】尚、本実施例においては、液晶表示素子で
あるアクティブマトリクス基板１が多数の画素ＴＦＴ７
…、画素容量８…および付加容量９…等を備えてなって
いる構成を例示して説明したが、液晶表示素子の構成
は、上記実施例の構成に限定されるものではない。例え
ば、液晶表示素子は、必要に応じて他の構成要素（回
路）等を備えていてもよい。
あるアクティブマトリクス基板１が多数の画素ＴＦＴ７
…、画素容量８…および付加容量９…等を備えてなって
いる構成を例示して説明したが、液晶表示素子の構成
は、上記実施例の構成に限定されるものではない。例え
ば、液晶表示素子は、必要に応じて他の構成要素（回
路）等を備えていてもよい。
【００５３】
【発明の効果】本発明の請求項１記載の液晶表示素子
は、以上のように、薄膜トランジスタが、半導体層と、
該半導体層上に形成されたゲート絶縁膜と、該ゲート絶
縁膜上に形成されたゲート電極とを有し、蓄積容量が、
第一電極と、第二電極との間に、第一絶縁膜と、上記ゲ
ート絶縁膜と同一の材料からなり、かつ、上記ゲート絶
縁膜と同一の厚みを持つ第二絶縁膜とを有してなる構成
である。
は、以上のように、薄膜トランジスタが、半導体層と、
該半導体層上に形成されたゲート絶縁膜と、該ゲート絶
縁膜上に形成されたゲート電極とを有し、蓄積容量が、
第一電極と、第二電極との間に、第一絶縁膜と、上記ゲ
ート絶縁膜と同一の材料からなり、かつ、上記ゲート絶
縁膜と同一の厚みを持つ第二絶縁膜とを有してなる構成
である。
【００５４】また、本発明の請求項２記載の液晶表示素
子は、以上のように、薄膜トランジスタおよび蓄積容量
を有し、アクティブマトリクス駆動方式で駆動される液
晶表示素子において 、 上記薄膜トランジスタが、半導体
層と、該半導体層上に形成されたゲート絶縁膜と、該ゲ
ート絶縁膜上に形成されたゲート電極とを有し、上記蓄
積容量が、非単結晶シリコンからなる第一電極と、第二
電極との間に、該非単結晶シリコンの酸化膜からなる第
一絶縁膜と、上記ゲート絶縁膜と同一の材料からなり、
かつ、上記ゲート絶縁膜と同一の厚みを持つ第二絶縁膜
とを有してなる構成である。
子は、以上のように、薄膜トランジスタおよび蓄積容量
を有し、アクティブマトリクス駆動方式で駆動される液
晶表示素子において 、 上記薄膜トランジスタが、半導体
層と、該半導体層上に形成されたゲート絶縁膜と、該ゲ
ート絶縁膜上に形成されたゲート電極とを有し、上記蓄
積容量が、非単結晶シリコンからなる第一電極と、第二
電極との間に、該非単結晶シリコンの酸化膜からなる第
一絶縁膜と、上記ゲート絶縁膜と同一の材料からなり、
かつ、上記ゲート絶縁膜と同一の厚みを持つ第二絶縁膜
とを有してなる構成である。
【００５５】上記各構成によれば、蓄積容量は、薄膜ト
ランジスタと比較して、その絶縁膜が分厚く形成されて
おり、第二絶縁膜がより薄く形成されて例えばピンホー
ル等が発生し易くなった場合においても、上記ピンホー
ルに由来する欠陥が発生し難くなっている。これによ
り、薄膜トランジスタの高性能化を図ることができ、か
つ、蓄積容量の信頼性を維持することができる液晶表示
素子、即ち、薄膜トランジスタの性能、および、蓄積容
量の信頼性が向上された液晶表示素子を提供することが
できるという効果を奏する。
ランジスタと比較して、その絶縁膜が分厚く形成されて
おり、第二絶縁膜がより薄く形成されて例えばピンホー
ル等が発生し易くなった場合においても、上記ピンホー
ルに由来する欠陥が発生し難くなっている。これによ
り、薄膜トランジスタの高性能化を図ることができ、か
つ、蓄積容量の信頼性を維持することができる液晶表示
素子、即ち、薄膜トランジスタの性能、および、蓄積容
量の信頼性が向上された液晶表示素子を提供することが
できるという効果を奏する。
【００５６】本発明の請求項３記載の液晶表示素子は、
以上のように、非単結晶シリコンは、薄膜トランジスタ
に供される電界効果電子移動度μが５(cm2/V・s)以上の
多結晶シリコンに、イオン注入がなされて形成されてい
る構成である。
以上のように、非単結晶シリコンは、薄膜トランジスタ
に供される電界効果電子移動度μが５(cm2/V・s)以上の
多結晶シリコンに、イオン注入がなされて形成されてい
る構成である。
【００５７】これにより、薄膜トランジスタや蓄積容量
のサイズを小さくできる。また、液晶表示素子の歩留り
が向上されると共に、該液晶表示素子における開口率を
維持することができるという効果を奏する。
のサイズを小さくできる。また、液晶表示素子の歩留り
が向上されると共に、該液晶表示素子における開口率を
維持することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施例における液晶表示素子の製造
工程を示すものであり、（ａ）〜（ｄ）共に、各製造工
程における液晶表示素子の要部の断面図である。
工程を示すものであり、（ａ）〜（ｄ）共に、各製造工
程における液晶表示素子の要部の断面図である。
【図２】上記液晶表示素子の概略を示す要部の平面図で
ある。
ある。
【図３】上記液晶表示素子を備えた液晶表示装置の概略
を示す要部の平面図である。
を示す要部の平面図である。
【図４】上記液晶表示素子の概略の回路図である。
【図５】従来の液晶表示素子の概略を示す要部の平面図
である。
である。
【図６】従来の液晶表示素子の要部を示すものであり、
図５のＢ−Ｂ線矢視断面図である。
図５のＢ−Ｂ線矢視断面図である。
１ アクティブマトリクス基板（液晶表示素子） ７ 薄膜トランジスタ ８ 画素容量 ９ 付加容量（蓄積容量） １１ ゲート電極 １２ ソース電極 １３ ドレイン電極 １４ 画素電極 １６ 付加容量電極（第一電極） １７ 付加容量電極（第二電極） ２１ 基板（液晶表示素子基板） ２３ ドーピングマスク（マスク） ２４ 絶縁膜（第一絶縁膜、酸化膜） ２５ ゲート絶縁膜（第二絶縁膜） ２８ 層間絶縁膜
フロントページの続き (56)参考文献 特開 平６−35004（ＪＰ，Ａ) 特開 平５−235037（ＪＰ，Ａ) 特開 昭60−15681（ＪＰ，Ａ) 特開 平６−130413（ＪＰ，Ａ) 特開 平６−82822（ＪＰ，Ａ) 特開 平３−153217（ＪＰ，Ａ) 特開 昭55−518（ＪＰ，Ａ) 特開 平５−66417（ＪＰ，Ａ) 特開 平６−244417（ＪＰ，Ａ) 特開 平２−108029（ＪＰ，Ａ) 特開 平６−112223（ＪＰ，Ａ) 特公 平１−33833（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/136
Claims (5)
- 【請求項１】薄膜トランジスタおよび蓄積容量を有し、
アクティブマトリクス駆動方式で駆動される液晶表示素
子において、上記薄膜トランジスタが、半導体層と、該半導体層上に
形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成さ
れたゲート電極とを有し、 上記蓄積容量が、第一電極と、第二電極との間に、第一
絶縁膜と、上記ゲート絶縁膜と同一の材料からなり、か
つ、上記ゲート絶縁膜と同一の厚みを持つ第二絶縁膜と
を有してなることを特徴とする液晶表示素子。 - 【請求項２】薄膜トランジスタおよび蓄積容量を有し、
アクティブマトリクス駆動方式で駆動される液晶表示素
子において 、 上記薄膜トランジスタが、半導体層と、該半導体層上に
形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成さ
れたゲート電極とを有し、 上記蓄積容量が、非単結晶シリコンからなる第一電極
と、第二電極との間に、該非単結晶シリコンの酸化膜か
らなる第一絶縁膜と、上記ゲート絶縁膜と同一の材料か
らなり、かつ、上記ゲート絶縁膜と同一の厚みを持つ第
二絶縁膜とを有してなる ことを特徴とする液晶表示素
子。 - 【請求項３】上記非単結晶シリコンは、薄膜トランジス
タに供される電界効果電子移動度μが５(cm 2 /V・s)以上
の多結晶シリコンに、イオン注入がなされて形成されて
いることを特徴とする請求項２記載の液晶表示素子。 - 【請求項４】上記第一絶縁膜が、第一電極表面をプラズ
マ酸化することにより形成されたものであることを特徴
とする請求項１ないし３のいずれか１項に記載の液晶表
示素子。 - 【請求項５】上記第二電極上に形成された層間絶縁膜
と、 液晶を駆動するための画素電極とをさらに有し、 上記画素電極が、上記層間絶縁膜上に形成された透明導
電膜からなる ことを特徴とする請求項１ないし４のいず
れか１項に記載の液晶表示素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06253883A JP3105408B2 (ja) | 1994-10-19 | 1994-10-19 | 液晶表示素子 |
| US08/542,942 US5899548A (en) | 1994-10-19 | 1995-10-13 | Liquid crystal display device and method for manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06253883A JP3105408B2 (ja) | 1994-10-19 | 1994-10-19 | 液晶表示素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08122813A JPH08122813A (ja) | 1996-05-17 |
| JP3105408B2 true JP3105408B2 (ja) | 2000-10-30 |
Family
ID=17257456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06253883A Expired - Fee Related JP3105408B2 (ja) | 1994-10-19 | 1994-10-19 | 液晶表示素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5899548A (ja) |
| JP (1) | JP3105408B2 (ja) |
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| US6088070A (en) | 1997-01-17 | 2000-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix liquid crystal with capacitor between light blocking film and pixel connecting electrode |
| JP3784491B2 (ja) * | 1997-03-28 | 2006-06-14 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型の表示装置 |
| JP3973787B2 (ja) * | 1997-12-31 | 2007-09-12 | 三星電子株式会社 | 液晶表示装置及びその製造方法 |
| JP3856619B2 (ja) * | 2000-04-13 | 2006-12-13 | 三菱電機株式会社 | 半導体装置、液晶表示装置、半導体装置の製造方法および液晶表示装置の製造方法 |
| WO2001084226A1 (fr) * | 2000-04-28 | 2001-11-08 | Sharp Kabushiki Kaisha | Unite d'affichage, procede d'excitation pour unite d'affichage, et appareil electronique de montage d'une unite d'affichage |
| TW588171B (en) | 2001-10-12 | 2004-05-21 | Fujitsu Display Tech | Liquid crystal display device |
| JP4011002B2 (ja) * | 2003-09-11 | 2007-11-21 | シャープ株式会社 | アクティブ基板、表示装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4103297A (en) * | 1976-12-20 | 1978-07-25 | Hughes Aircraft Company | Light-insensitive matrix addressed liquid crystal display system |
| JPS5694386A (en) * | 1979-12-27 | 1981-07-30 | Suwa Seikosha Kk | Liquiddcrystal display unit |
| JPS6433833A (en) * | 1987-07-29 | 1989-02-03 | Canon Kk | Electron emitting element |
| JP2622183B2 (ja) * | 1990-04-05 | 1997-06-18 | シャープ株式会社 | アクティブマトリクス表示装置 |
| US5056895A (en) * | 1990-05-21 | 1991-10-15 | Greyhawk Systems, Inc. | Active matrix liquid crystal liquid crystal light valve including a dielectric mirror upon a leveling layer and having fringing fields |
| US5317432A (en) * | 1991-09-04 | 1994-05-31 | Sony Corporation | Liquid crystal display device with a capacitor and a thin film transistor in a trench for each pixel |
-
1994
- 1994-10-19 JP JP06253883A patent/JP3105408B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-13 US US08/542,942 patent/US5899548A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5899548A (en) | 1999-05-04 |
| JPH08122813A (ja) | 1996-05-17 |
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