JPH1187714A - 薄膜トランジスタの製造方法および薄膜トランジスタ - Google Patents
薄膜トランジスタの製造方法および薄膜トランジスタInfo
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- JPH1187714A JPH1187714A JP23600497A JP23600497A JPH1187714A JP H1187714 A JPH1187714 A JP H1187714A JP 23600497 A JP23600497 A JP 23600497A JP 23600497 A JP23600497 A JP 23600497A JP H1187714 A JPH1187714 A JP H1187714A
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Abstract
(57)【要約】
【課題】 液晶表示装置等における点欠陥の発生を抑え
ることができ、オフ電流を低減して、オフ特性に優れた
薄膜トランジスタの製造方法を提供する。 【解決手段】 絶縁性基板2上に形成された非晶質半導
体膜3aをエキシマレーザにより結晶化して、多結晶半
導体膜3bを形成する。上記多結晶半導体膜3bをレジ
スト4で遮蔽した状態で不純物の注入を行って、不純物
注入領域21,21を形成する。上記多結晶半導体膜3
bをアイランド化した後、ゲート絶縁膜7を成膜する。
そして、加熱によって、ゲート絶縁膜7を緻密化すると
共に、不純物注入領域21,21を活性化させて、ソー
ス領域5aとドレイン領域6aとを形成する。その後、
上記ソース領域5aとドレイン領域6aとの間に、ソー
ス領域5a側とドレイン領域6a側にオフセット領域
9,9を夫々設けるように、両オフセット領域9,9の間
の領域に対応するゲート絶縁膜7上にゲート電極8を形
成する。
ることができ、オフ電流を低減して、オフ特性に優れた
薄膜トランジスタの製造方法を提供する。 【解決手段】 絶縁性基板2上に形成された非晶質半導
体膜3aをエキシマレーザにより結晶化して、多結晶半
導体膜3bを形成する。上記多結晶半導体膜3bをレジ
スト4で遮蔽した状態で不純物の注入を行って、不純物
注入領域21,21を形成する。上記多結晶半導体膜3
bをアイランド化した後、ゲート絶縁膜7を成膜する。
そして、加熱によって、ゲート絶縁膜7を緻密化すると
共に、不純物注入領域21,21を活性化させて、ソー
ス領域5aとドレイン領域6aとを形成する。その後、
上記ソース領域5aとドレイン領域6aとの間に、ソー
ス領域5a側とドレイン領域6a側にオフセット領域
9,9を夫々設けるように、両オフセット領域9,9の間
の領域に対応するゲート絶縁膜7上にゲート電極8を形
成する。
Description
【0001】
【発明の属する技術分野】この発明は、アクティブマト
リクス型の液晶表示装置等に用いられる薄膜トランジス
タの製造方法および薄膜トランジスタに関する。
リクス型の液晶表示装置等に用いられる薄膜トランジス
タの製造方法および薄膜トランジスタに関する。
【0002】
【従来の技術】近年、平面ディスプレイ等の画像表示素
子への応用を目的とした薄膜トランジスタ(TFT;Thi
n-Film Transistor)の開発が活発に行われている。上記
平面ディスプレイとしてのアクティブマトリクス型の液
晶表示装置等に用いられる薄膜トランジスタには、高移
動度、高いオン電流/オフ電流比、高耐圧、素子サイズ
の縮小化等が要求されている。また、上記薄膜トランジ
スタに多結晶半導体膜を用いた場合は、非晶質半導体膜
を用いた場合よりもコンダクタンスが大きいという長所
を有しているが、通常、プロセス温度が1000℃と高
いため、600℃以下のプロセス温度で多結晶半導体を
得ることができるレーザアニール技術を用いた結晶化技
術について研究・応用が盛んに行われている。
子への応用を目的とした薄膜トランジスタ(TFT;Thi
n-Film Transistor)の開発が活発に行われている。上記
平面ディスプレイとしてのアクティブマトリクス型の液
晶表示装置等に用いられる薄膜トランジスタには、高移
動度、高いオン電流/オフ電流比、高耐圧、素子サイズ
の縮小化等が要求されている。また、上記薄膜トランジ
スタに多結晶半導体膜を用いた場合は、非晶質半導体膜
を用いた場合よりもコンダクタンスが大きいという長所
を有しているが、通常、プロセス温度が1000℃と高
いため、600℃以下のプロセス温度で多結晶半導体を
得ることができるレーザアニール技術を用いた結晶化技
術について研究・応用が盛んに行われている。
【0003】従来の薄膜トランジスタの製造方法の一例
として、特開平5−235031号公報に開示されてい
る薄膜トランジスタの製造方法について以下に述べる。
として、特開平5−235031号公報に開示されてい
る薄膜トランジスタの製造方法について以下に述べる。
【0004】図12は多結晶半導体膜を用いた複数の薄
膜トランジスタ100が形成された液晶表示装置のパネ
ル基板の底面の一部を示す図である。また、図13は図
12のXIII−XIII線から見た断面図である。図12,図
13に示すように、絶縁性基板101上にソース領域1
04aとドレイン領域105aとを含む多結晶半導体膜
102c,ゲート絶縁膜106およびゲート電極107
で薄膜トランジスタ100を構成している。上記ゲート
電極107上に層間絶縁膜108を形成し、ソース領域
104a,ドレイン領域105a夫々にソース電極10
4,ドレイン電極105を接続している。そして、マト
リクス状に配列された画素電極110に薄膜トランジス
タ100のドレイン電極105を接続している。
膜トランジスタ100が形成された液晶表示装置のパネ
ル基板の底面の一部を示す図である。また、図13は図
12のXIII−XIII線から見た断面図である。図12,図
13に示すように、絶縁性基板101上にソース領域1
04aとドレイン領域105aとを含む多結晶半導体膜
102c,ゲート絶縁膜106およびゲート電極107
で薄膜トランジスタ100を構成している。上記ゲート
電極107上に層間絶縁膜108を形成し、ソース領域
104a,ドレイン領域105a夫々にソース電極10
4,ドレイン電極105を接続している。そして、マト
リクス状に配列された画素電極110に薄膜トランジス
タ100のドレイン電極105を接続している。
【0005】また、図14(a)〜(h)は、この薄膜トラ
ンジスタ100の製造工程を示す工程図である。
ンジスタ100の製造工程を示す工程図である。
【0006】上記薄膜トランジスタ100の製造工程で
は、図14(a)に示すように、まず、ガラス基板101
上に非晶質半導体(α−Si)膜102aを成膜する。
は、図14(a)に示すように、まず、ガラス基板101
上に非晶質半導体(α−Si)膜102aを成膜する。
【0007】次に、フォトレジスト膜103を用いて非
晶質半導体膜102aのチャネル領域となる部分の上部
にマスクを形成し、このフォトレジスト膜103を不純
物注入マスクにして不純物を注入し、不純物注入領域1
11を形成する(図14(b)参照)。
晶質半導体膜102aのチャネル領域となる部分の上部
にマスクを形成し、このフォトレジスト膜103を不純
物注入マスクにして不純物を注入し、不純物注入領域1
11を形成する(図14(b)参照)。
【0008】次に、フォトレジスト膜103を除去し、
その後、エキシマレーザの照射等により不純物注入領域
111の活性化を行うと同時に、非晶質半導体膜102
aを多結晶半導体(P−Si)膜102bに成長させる(図
14(c)参照)。
その後、エキシマレーザの照射等により不純物注入領域
111の活性化を行うと同時に、非晶質半導体膜102
aを多結晶半導体(P−Si)膜102bに成長させる(図
14(c)参照)。
【0009】次に、フォトレジスト膜103により遮蔽
されたチャネル領域および不純物注入領域111を所定
の形状にパターニングし、チャネル領域の両側にソース
領域104aおよびドレイン領域105aを有する多結
晶半導体膜102cを形成する(図14(d)参照)。
されたチャネル領域および不純物注入領域111を所定
の形状にパターニングし、チャネル領域の両側にソース
領域104aおよびドレイン領域105aを有する多結
晶半導体膜102cを形成する(図14(d)参照)。
【0010】次に、図14(e)に示すように、チャネル
領域およびソース,ドレイン領域104a,105a上に
ゲート絶縁膜106を成膜し、より高い耐圧を得るため
に600℃で12時間程度加熱して、ゲート絶縁膜10
6の緻密化を行う。なお、上記ゲート絶縁膜106を成
膜する前に、ゲート絶縁膜106との界面となるチャネ
ル領域をRCA洗浄(RCA社によって開発された洗浄
方法であって、典型的にはNH4OH,HClおよびH2
Oを使用して有機物を除去する第1段階と、HCl,H2
O2およびH2Oを使用してアルカリ金属や重金属を除去
する第2段階とからなる。)等で洗浄する。その後、金
属膜を成膜し、さらに、この金属膜を所定の形状にパタ
ーニングして、ゲート電極107を形成する。
領域およびソース,ドレイン領域104a,105a上に
ゲート絶縁膜106を成膜し、より高い耐圧を得るため
に600℃で12時間程度加熱して、ゲート絶縁膜10
6の緻密化を行う。なお、上記ゲート絶縁膜106を成
膜する前に、ゲート絶縁膜106との界面となるチャネ
ル領域をRCA洗浄(RCA社によって開発された洗浄
方法であって、典型的にはNH4OH,HClおよびH2
Oを使用して有機物を除去する第1段階と、HCl,H2
O2およびH2Oを使用してアルカリ金属や重金属を除去
する第2段階とからなる。)等で洗浄する。その後、金
属膜を成膜し、さらに、この金属膜を所定の形状にパタ
ーニングして、ゲート電極107を形成する。
【0011】次に、上記ゲート絶縁膜106およびゲー
ト電極107上に層間絶縁膜108を成膜し、層間絶縁
膜108およびゲート絶縁膜106を同時に所定の形状
にパターニングして、コンタクトホール109,109
を形成する(図14(f)参照)。
ト電極107上に層間絶縁膜108を成膜し、層間絶縁
膜108およびゲート絶縁膜106を同時に所定の形状
にパターニングして、コンタクトホール109,109
を形成する(図14(f)参照)。
【0012】その後、上記ソース領域104a,ドレイ
ン領域105aおよび層間絶縁膜108上に金属膜を成
膜し、さらに、この金属膜を所定の形状にパターニング
して、ソース電極104とドレイン電極105とを形成
する(図14(g)参照)。
ン領域105aおよび層間絶縁膜108上に金属膜を成
膜し、さらに、この金属膜を所定の形状にパターニング
して、ソース電極104とドレイン電極105とを形成
する(図14(g)参照)。
【0013】このようにして得られた薄膜トランジスタ
100の近傍に、ドレイン電極105に接続された画素
電極110(図12,図13に示す)を形成する。上記画
素電極110は、例えばITO(錫添加酸化インジウム)
等の透明導電膜からなる。
100の近傍に、ドレイン電極105に接続された画素
電極110(図12,図13に示す)を形成する。上記画
素電極110は、例えばITO(錫添加酸化インジウム)
等の透明導電膜からなる。
【0014】
【発明が解決しようとする課題】ところで、図14(a)
〜(h)に示す上記薄膜トランジスタの製造方法では、不
純物注入時のフォトレジストマスク(不純物注入マスク)
が注入後に除去しきれず、フォトレジストが残渣として
残ってしまう場合がある。このとき、そのままの状態で
不純物注入領域111を活性化すると、フォトレジスト
の残渣から不純物がソース領域104aとドレイン領域
105aとの間のチャネル領域に拡散するため、薄膜ト
ランジスタ100の特性を悪化させ、液晶表示装置の点
欠陥の要因となるという問題がある。
〜(h)に示す上記薄膜トランジスタの製造方法では、不
純物注入時のフォトレジストマスク(不純物注入マスク)
が注入後に除去しきれず、フォトレジストが残渣として
残ってしまう場合がある。このとき、そのままの状態で
不純物注入領域111を活性化すると、フォトレジスト
の残渣から不純物がソース領域104aとドレイン領域
105aとの間のチャネル領域に拡散するため、薄膜ト
ランジスタ100の特性を悪化させ、液晶表示装置の点
欠陥の要因となるという問題がある。
【0015】また、実際のプロセスでは、ガラス基板の
熱収縮等によって、フォトマスクのアライメントにずれ
が生じ、その結果、例えば図15に示すように、不純物
注入領域(図15ではソース領域104a)の上層にゲー
ト電極107がオーバーラップする。このようにして形
成された薄膜トランジスタの特性は、ソース領域または
ドレイン領域のブレークダウン電圧が低く、オフ電流の
増大を招く。したがって、このような薄膜トランジスタ
を例えばアクティブマトリクス型液晶表示装置の画素電
極のスイッチング素子に用いた場合、フリッカ等の表示
不良を引き起こすという問題がある。
熱収縮等によって、フォトマスクのアライメントにずれ
が生じ、その結果、例えば図15に示すように、不純物
注入領域(図15ではソース領域104a)の上層にゲー
ト電極107がオーバーラップする。このようにして形
成された薄膜トランジスタの特性は、ソース領域または
ドレイン領域のブレークダウン電圧が低く、オフ電流の
増大を招く。したがって、このような薄膜トランジスタ
を例えばアクティブマトリクス型液晶表示装置の画素電
極のスイッチング素子に用いた場合、フリッカ等の表示
不良を引き起こすという問題がある。
【0016】また、仮にゲート電極が不純物注入領域に
オーバーラップせずに形成したり、アライメント技術の
向上でアライメント精度が非常に高くなって、上述のよ
うな問題が起こる可能性が非常に低くなったたりしたと
しても、多結晶半導体薄膜を用いて薄膜トランジスタを
形成した場合、オン電流は比較的高い値が得られるのに
対して、多結晶半導体薄膜中の特に結晶粒界には、多く
のトラップ準位が局在しており、このトラップ準位を介
してかなり多くのオフ電流が流れるため、データの保持
特性が悪化するという問題がある。したがって、オフ電
流を小さく抑えることが急務となっている。
オーバーラップせずに形成したり、アライメント技術の
向上でアライメント精度が非常に高くなって、上述のよ
うな問題が起こる可能性が非常に低くなったたりしたと
しても、多結晶半導体薄膜を用いて薄膜トランジスタを
形成した場合、オン電流は比較的高い値が得られるのに
対して、多結晶半導体薄膜中の特に結晶粒界には、多く
のトラップ準位が局在しており、このトラップ準位を介
してかなり多くのオフ電流が流れるため、データの保持
特性が悪化するという問題がある。したがって、オフ電
流を小さく抑えることが急務となっている。
【0017】そこで、この発明の目的は、液晶表示装置
等における点欠陥の発生を抑えることができ、オフ電流
を低減して、オフ特性に優れた薄膜トランジスタの製造
方法および薄膜トランジスタを提供することにある。
等における点欠陥の発生を抑えることができ、オフ電流
を低減して、オフ特性に優れた薄膜トランジスタの製造
方法および薄膜トランジスタを提供することにある。
【0018】
【課題を解決するための手段】上記目的を達成するた
め、請求項1の薄膜トランジスタの製造方法は、絶縁性
基板上に不純物注入領域を含む多結晶半導体膜を形成
し、絶縁膜を介してゲート電極を形成する薄膜トランジ
スタの製造方法において、上記絶縁性基板上に非晶質半
導体膜を形成する工程と、レーザ照射または加熱によっ
て、上記非晶質半導体膜を結晶化させて、多結晶半導体
膜を形成する工程と、上記多結晶半導体膜を形成した
後、上記多結晶半導体膜の一部の領域がレジストで遮蔽
された状態で上記多結晶半導体膜に不純物を注入して、
不純物注入領域を形成する工程と、上記不純物注入領域
を形成した後、上記レジストで遮蔽された領域が上記不
純物注入領域により両側から挟まれるように上記不純物
注入領域の一部を残して、上記多結晶半導体膜をアイラ
ンド化する工程と、上記アイランド化された多結晶半導
体膜上にゲート絶縁膜を形成する工程と、加熱によっ
て、上記ゲート絶縁膜を緻密化すると共に、上記不純物
注入領域を活性化させて、上記不純物注入領域にソース
領域とドレイン領域とを形成する工程と、上記多結晶半
導体膜の上記ソース領域と上記ドレイン領域との間に、
上記ソース領域側と上記ドレイン領域側にオフセット領
域を夫々設けて、その両オフセット領域の間の領域に対
応する上記ゲート絶縁膜上にゲート電極を形成する工程
とを有することを特徴としている。
め、請求項1の薄膜トランジスタの製造方法は、絶縁性
基板上に不純物注入領域を含む多結晶半導体膜を形成
し、絶縁膜を介してゲート電極を形成する薄膜トランジ
スタの製造方法において、上記絶縁性基板上に非晶質半
導体膜を形成する工程と、レーザ照射または加熱によっ
て、上記非晶質半導体膜を結晶化させて、多結晶半導体
膜を形成する工程と、上記多結晶半導体膜を形成した
後、上記多結晶半導体膜の一部の領域がレジストで遮蔽
された状態で上記多結晶半導体膜に不純物を注入して、
不純物注入領域を形成する工程と、上記不純物注入領域
を形成した後、上記レジストで遮蔽された領域が上記不
純物注入領域により両側から挟まれるように上記不純物
注入領域の一部を残して、上記多結晶半導体膜をアイラ
ンド化する工程と、上記アイランド化された多結晶半導
体膜上にゲート絶縁膜を形成する工程と、加熱によっ
て、上記ゲート絶縁膜を緻密化すると共に、上記不純物
注入領域を活性化させて、上記不純物注入領域にソース
領域とドレイン領域とを形成する工程と、上記多結晶半
導体膜の上記ソース領域と上記ドレイン領域との間に、
上記ソース領域側と上記ドレイン領域側にオフセット領
域を夫々設けて、その両オフセット領域の間の領域に対
応する上記ゲート絶縁膜上にゲート電極を形成する工程
とを有することを特徴としている。
【0019】上記請求項1の薄膜トランジスタの製造方
法によれば、非晶質半導体膜を成膜した後、エキシマレ
ーザ等の照射または加熱により基板全面を多結晶化し、
その後、不純物注入を行って、不純物注入領域の活性化
をゲート絶縁膜の緻密化と同時に行うので、結晶化時と
活性化時にフォトレジストを完全に除去することによっ
て、不純物注入領域に形成されたソース,ドレイン領域
の間のチャネル領域へのフォトレジスト残渣からの不純
物拡散を防ぐ。また、アライメントの精度およびエッチ
ングの精度を考慮して予め設計されたマスクを用いて薄
膜トランジスタを形成することによって、不純物注入領
域にゲート絶縁膜を介してゲート電極がオーバーラップ
するのを防ぎ、さらに、ソース領域とドレイン領域との
間の領域においてソース領域側とドレイン領域側にオフ
セット領域を設けて、ソース,ドレイン領域とチャネル
領域との間に形成される接合部の電界集中を緩和するこ
とによって、オフ電流を低減し、高いオン電流/オフ電
流比を得ると共に、高耐圧となる。
法によれば、非晶質半導体膜を成膜した後、エキシマレ
ーザ等の照射または加熱により基板全面を多結晶化し、
その後、不純物注入を行って、不純物注入領域の活性化
をゲート絶縁膜の緻密化と同時に行うので、結晶化時と
活性化時にフォトレジストを完全に除去することによっ
て、不純物注入領域に形成されたソース,ドレイン領域
の間のチャネル領域へのフォトレジスト残渣からの不純
物拡散を防ぐ。また、アライメントの精度およびエッチ
ングの精度を考慮して予め設計されたマスクを用いて薄
膜トランジスタを形成することによって、不純物注入領
域にゲート絶縁膜を介してゲート電極がオーバーラップ
するのを防ぎ、さらに、ソース領域とドレイン領域との
間の領域においてソース領域側とドレイン領域側にオフ
セット領域を設けて、ソース,ドレイン領域とチャネル
領域との間に形成される接合部の電界集中を緩和するこ
とによって、オフ電流を低減し、高いオン電流/オフ電
流比を得ると共に、高耐圧となる。
【0020】したがって、製造工程を増やすことなく、
薄膜トランジスタの特性不良を低減できると共に、オフ
電流を低減して、高いオン電流/オフ電流比を有する高
耐圧な薄膜トランジスタを製造でき、液晶表示装置に用
いるのに好適な薄膜トランジスタを得ることができる。
また、この薄膜トランジスタを液晶表示装置に用いるこ
とによって、フリッカ等の表示不良の発生を防止できる
ので、液晶表示装置のパネル不良を低減できる。
薄膜トランジスタの特性不良を低減できると共に、オフ
電流を低減して、高いオン電流/オフ電流比を有する高
耐圧な薄膜トランジスタを製造でき、液晶表示装置に用
いるのに好適な薄膜トランジスタを得ることができる。
また、この薄膜トランジスタを液晶表示装置に用いるこ
とによって、フリッカ等の表示不良の発生を防止できる
ので、液晶表示装置のパネル不良を低減できる。
【0021】また、請求項2の薄膜トランジスタの製造
方法は、請求項1の薄膜トランジスタの製造方法におい
て、上記ゲート電極を形成した後、上記ゲート電極を遮
蔽手段として、上記不純物注入領域を形成したときの上
記不純物よりも低濃度の不純物を少なくとも上記オフセ
ット領域に注入して、上記多結晶半導体膜の上記オフセ
ット領域に低濃度不純物注入領域を形成する工程と、上
記低濃度不純物注入領域を形成した後、レーザ照射また
は加熱によって、上記低濃度不純物注入領域を活性化さ
せる工程とを有することを特徴としている。
方法は、請求項1の薄膜トランジスタの製造方法におい
て、上記ゲート電極を形成した後、上記ゲート電極を遮
蔽手段として、上記不純物注入領域を形成したときの上
記不純物よりも低濃度の不純物を少なくとも上記オフセ
ット領域に注入して、上記多結晶半導体膜の上記オフセ
ット領域に低濃度不純物注入領域を形成する工程と、上
記低濃度不純物注入領域を形成した後、レーザ照射また
は加熱によって、上記低濃度不純物注入領域を活性化さ
せる工程とを有することを特徴としている。
【0022】上記請求項2の薄膜トランジスタの製造方
法によれば、例えば、上記オフセット領域に、ドレイン
領域およびソース領域の注入電荷量の約1/10から1/1000
の注入電荷量で不純物を注入して、低濃度不純物注入領
域を形成し、その低濃度不純物注入領域を活性化するこ
とによって、LDD(ライトリ・ドープト・ドレイン)構
造を形成する。したがって、オフ電流を低減する一方、
オン電流が向上して、より高いオン電流/オフ電流比を
有する高耐圧かつ高信頼性の薄膜トランジスタを製造で
きる。
法によれば、例えば、上記オフセット領域に、ドレイン
領域およびソース領域の注入電荷量の約1/10から1/1000
の注入電荷量で不純物を注入して、低濃度不純物注入領
域を形成し、その低濃度不純物注入領域を活性化するこ
とによって、LDD(ライトリ・ドープト・ドレイン)構
造を形成する。したがって、オフ電流を低減する一方、
オン電流が向上して、より高いオン電流/オフ電流比を
有する高耐圧かつ高信頼性の薄膜トランジスタを製造で
きる。
【0023】また、請求項3の薄膜トランジスタの製造
方法は、請求項1または2に記載の薄膜トランジスタの
製造方法において、上記多結晶半導体膜をアイランド化
する工程のときに、上記ドレイン領域または上記ソース
領域となるいずれか一方の領域から延伸し、上記絶縁性
基板上に形成される補助容量の一方の電極となる延伸部
を形成することを特徴としている。
方法は、請求項1または2に記載の薄膜トランジスタの
製造方法において、上記多結晶半導体膜をアイランド化
する工程のときに、上記ドレイン領域または上記ソース
領域となるいずれか一方の領域から延伸し、上記絶縁性
基板上に形成される補助容量の一方の電極となる延伸部
を形成することを特徴としている。
【0024】上記請求項3の薄膜トランジスタの製造方
法によれば、上記薄膜トランジスタのドレイン領域また
はソース領域の延伸部をその電極の一方として、ドレイ
ン領域およびソース領域と同時に形成する。また、上記
ドレイン領域またはソース領域の延伸部を補助容量の電
極の一方とし、前段のゲート電極または別途設けた補助
容量の電極をもう一方の電極とすることによって、これ
らの電極間に誘電体としてのゲート絶縁膜が存在するの
で、液晶セルの容量と並列に接続された補助容量を形成
する。そうして、上記補助容量の電極を液晶セルの容量
と並列に接続することによって、電圧の低下を極力抑え
る。このように、薄膜トランジスタのドレイン領域また
はソース領域の延伸部をその電極の一方としてドレイン
領域およびソース領域と同時に形成でき、したがって、
製造工程を増やすことなく、データの保持特性を向上さ
せた薄膜トランジスタを製造できる。
法によれば、上記薄膜トランジスタのドレイン領域また
はソース領域の延伸部をその電極の一方として、ドレイ
ン領域およびソース領域と同時に形成する。また、上記
ドレイン領域またはソース領域の延伸部を補助容量の電
極の一方とし、前段のゲート電極または別途設けた補助
容量の電極をもう一方の電極とすることによって、これ
らの電極間に誘電体としてのゲート絶縁膜が存在するの
で、液晶セルの容量と並列に接続された補助容量を形成
する。そうして、上記補助容量の電極を液晶セルの容量
と並列に接続することによって、電圧の低下を極力抑え
る。このように、薄膜トランジスタのドレイン領域また
はソース領域の延伸部をその電極の一方としてドレイン
領域およびソース領域と同時に形成でき、したがって、
製造工程を増やすことなく、データの保持特性を向上さ
せた薄膜トランジスタを製造できる。
【0025】また、請求項4の薄膜トランジスタは、絶
縁性基板上に形成された非晶質半導体膜をレーザ照射ま
たは加熱により結晶化させることによって形成され、そ
の結晶化後に一部の領域がレジストで遮蔽された状態で
不純物が注入された不純物注入領域が形成され、上記レ
ジストで遮蔽された領域が上記不純物注入領域により両
側から挟まれるように上記不純物注入領域の一部を残し
てアイランド化された後、加熱によって活性化された上
記不純物注入領域にソース領域とドレイン領域とが形成
された多結晶半導体膜と、上記多結晶半導体膜の上記不
純物注入領域が加熱によって活性化される前に上記多結
晶半導体膜上に形成され、上記多結晶半導体膜の上記不
純物注入領域を活性化させたときに緻密化されたゲート
絶縁膜と、上記多結晶半導体膜の上記ソース領域と上記
ドレイン領域との間に、上記ソース領域側と上記ドレイ
ン領域側にオフセット領域を夫々設けるように、その両
オフセット領域の間の領域に対応する上記ゲート絶縁膜
上に形成されたゲート電極とを備えたことを特徴として
いる。
縁性基板上に形成された非晶質半導体膜をレーザ照射ま
たは加熱により結晶化させることによって形成され、そ
の結晶化後に一部の領域がレジストで遮蔽された状態で
不純物が注入された不純物注入領域が形成され、上記レ
ジストで遮蔽された領域が上記不純物注入領域により両
側から挟まれるように上記不純物注入領域の一部を残し
てアイランド化された後、加熱によって活性化された上
記不純物注入領域にソース領域とドレイン領域とが形成
された多結晶半導体膜と、上記多結晶半導体膜の上記不
純物注入領域が加熱によって活性化される前に上記多結
晶半導体膜上に形成され、上記多結晶半導体膜の上記不
純物注入領域を活性化させたときに緻密化されたゲート
絶縁膜と、上記多結晶半導体膜の上記ソース領域と上記
ドレイン領域との間に、上記ソース領域側と上記ドレイ
ン領域側にオフセット領域を夫々設けるように、その両
オフセット領域の間の領域に対応する上記ゲート絶縁膜
上に形成されたゲート電極とを備えたことを特徴として
いる。
【0026】上記請求項4の薄膜トランジスタによれ
ば、非晶質半導体膜を成膜した後、エキシマレーザ等の
照射または加熱により基板全面を多結晶化し、その後、
不純物注入を行って、不純物注入領域の活性化をゲート
絶縁膜の緻密化と同時に行うので、結晶化時と活性化時
にフォトレジストを完全に除去することによって、不純
物注入領域に形成されたソース,ドレイン領域の間のチ
ャネル領域へのフォトレジスト残渣からの不純物拡散を
防ぐ。また、アライメントの精度およびエッチングの精
度を考慮して予め設計されたマスクを用いて薄膜トラン
ジスタを形成することによって、不純物注入領域にゲー
ト絶縁膜を介してゲート電極がオーバーラップするのを
防ぎ、さらに、ソース領域とドレイン領域との間の領域
においてソース領域側とドレイン領域側にオフセット領
域を設けて、ソース,ドレイン領域とチャネル領域との
間に形成される接合部の電界集中を緩和することによっ
て、オフ電流を低減して、高いオン電流/オフ電流比を
得ると共に、高耐圧となる。
ば、非晶質半導体膜を成膜した後、エキシマレーザ等の
照射または加熱により基板全面を多結晶化し、その後、
不純物注入を行って、不純物注入領域の活性化をゲート
絶縁膜の緻密化と同時に行うので、結晶化時と活性化時
にフォトレジストを完全に除去することによって、不純
物注入領域に形成されたソース,ドレイン領域の間のチ
ャネル領域へのフォトレジスト残渣からの不純物拡散を
防ぐ。また、アライメントの精度およびエッチングの精
度を考慮して予め設計されたマスクを用いて薄膜トラン
ジスタを形成することによって、不純物注入領域にゲー
ト絶縁膜を介してゲート電極がオーバーラップするのを
防ぎ、さらに、ソース領域とドレイン領域との間の領域
においてソース領域側とドレイン領域側にオフセット領
域を設けて、ソース,ドレイン領域とチャネル領域との
間に形成される接合部の電界集中を緩和することによっ
て、オフ電流を低減して、高いオン電流/オフ電流比を
得ると共に、高耐圧となる。
【0027】したがって、製造工程を増やすことなく、
薄膜トランジスタの特性不良を低減できると共に、オフ
電流を低減して、高いオン電流/オフ電流比を有する高
耐圧な薄膜トランジスタが実現できる。また、この薄膜
トランジスタを液晶表示装置に用いることによって、フ
リッカ等の表示不良の発生を防止できるので、液晶表示
装置のパネル不良を低減できる。
薄膜トランジスタの特性不良を低減できると共に、オフ
電流を低減して、高いオン電流/オフ電流比を有する高
耐圧な薄膜トランジスタが実現できる。また、この薄膜
トランジスタを液晶表示装置に用いることによって、フ
リッカ等の表示不良の発生を防止できるので、液晶表示
装置のパネル不良を低減できる。
【0028】また、請求項5の薄膜トランジスタは、請
求項4の薄膜トランジスタにおいて、上記ゲート電極を
遮蔽手段として、上記不純物注入領域を形成したときの
上記不純物よりも低濃度の不純物を少なくとも上記オフ
セット領域に注入することによって、上記多結晶半導体
膜の上記オフセット領域に形成され、レーザ照射または
加熱によって活性化された低濃度不純物注入領域を備え
たことを特徴としている。
求項4の薄膜トランジスタにおいて、上記ゲート電極を
遮蔽手段として、上記不純物注入領域を形成したときの
上記不純物よりも低濃度の不純物を少なくとも上記オフ
セット領域に注入することによって、上記多結晶半導体
膜の上記オフセット領域に形成され、レーザ照射または
加熱によって活性化された低濃度不純物注入領域を備え
たことを特徴としている。
【0029】上記請求項5の薄膜トランジスタによれ
ば、例えば、上記オフセット領域に、ドレイン領域およ
びソース領域の注入電荷量の約1/10から1/1000の注入電
荷量で不純物を注入して、低濃度不純物注入領域を形成
し、その低濃度不純物注入領域を活性化することによっ
て、LDD(ライトリ・ドープト・ドレイン)構造を形成
することができる。したがって、オフ電流を低減する一
方、オン電流が向上して、より高いオン電流/オフ電流
比を有する高耐圧かつ高信頼性の薄膜トランジスタが実
現できる。
ば、例えば、上記オフセット領域に、ドレイン領域およ
びソース領域の注入電荷量の約1/10から1/1000の注入電
荷量で不純物を注入して、低濃度不純物注入領域を形成
し、その低濃度不純物注入領域を活性化することによっ
て、LDD(ライトリ・ドープト・ドレイン)構造を形成
することができる。したがって、オフ電流を低減する一
方、オン電流が向上して、より高いオン電流/オフ電流
比を有する高耐圧かつ高信頼性の薄膜トランジスタが実
現できる。
【0030】また、請求項6の薄膜トランジスタは、請
求項4または5の薄膜トランジスタにおいて、上記多結
晶半導体膜をアイランド化するとき、上記ドレイン領域
または上記ソース領域となるいずれか一方の領域から延
伸するように形成され、上記絶縁性基板上に形成される
補助容量の一方の電極となる延伸部を備えたことを特徴
としている。
求項4または5の薄膜トランジスタにおいて、上記多結
晶半導体膜をアイランド化するとき、上記ドレイン領域
または上記ソース領域となるいずれか一方の領域から延
伸するように形成され、上記絶縁性基板上に形成される
補助容量の一方の電極となる延伸部を備えたことを特徴
としている。
【0031】上記請求項6の薄膜トランジスタによれ
ば、上記薄膜トランジスタのドレイン領域またはソース
領域の延伸部をその電極の一方として、ドレイン領域お
よびソース領域と同時に形成する。また、上記ドレイン
領域またはソース領域の延伸部を補助容量の電極の一方
とし、前段のゲート電極または別途設けた補助容量の電
極をもう一方の電極とすることによって、これらの電極
間に誘電体としてのゲート絶縁膜が存在するので、液晶
セルの容量と並列に接続された補助容量を形成する。そ
うして、上記補助容量の電極を液晶セルの容量と並列に
接続することによって、電圧の低下を極力抑える。この
ように、ドレイン領域またはソース領域の延伸部をその
電極の一方としてドレイン領域およびソース領域と同時
に形成でき、したがって、製造工程を増やすことなく、
データの保持特性を向上させた薄膜トランジスタを実現
できる。
ば、上記薄膜トランジスタのドレイン領域またはソース
領域の延伸部をその電極の一方として、ドレイン領域お
よびソース領域と同時に形成する。また、上記ドレイン
領域またはソース領域の延伸部を補助容量の電極の一方
とし、前段のゲート電極または別途設けた補助容量の電
極をもう一方の電極とすることによって、これらの電極
間に誘電体としてのゲート絶縁膜が存在するので、液晶
セルの容量と並列に接続された補助容量を形成する。そ
うして、上記補助容量の電極を液晶セルの容量と並列に
接続することによって、電圧の低下を極力抑える。この
ように、ドレイン領域またはソース領域の延伸部をその
電極の一方としてドレイン領域およびソース領域と同時
に形成でき、したがって、製造工程を増やすことなく、
データの保持特性を向上させた薄膜トランジスタを実現
できる。
【0032】
【発明の実施の形態】以下、この発明の薄膜トランジス
タの製造方法および薄膜トランジスタを図示の実施の形
態により詳細に説明する。
タの製造方法および薄膜トランジスタを図示の実施の形
態により詳細に説明する。
【0033】(第1実施形態)図1(a)〜(h)はこの発
明の第1実施形態の薄膜トランジスタの製造方法を示す
工程図であり、図2はこの薄膜トランジスタの製造方法
により製造された複数の薄膜トランジスタを有する液晶
表示装置のパネル基板の底面の一部を示す図であり、図
3は図2のIII−III線から見た断面図である。
明の第1実施形態の薄膜トランジスタの製造方法を示す
工程図であり、図2はこの薄膜トランジスタの製造方法
により製造された複数の薄膜トランジスタを有する液晶
表示装置のパネル基板の底面の一部を示す図であり、図
3は図2のIII−III線から見た断面図である。
【0034】以下、この薄膜トランジスタの製造方法に
ついて図1〜図3に基づいて説明する。
ついて図1〜図3に基づいて説明する。
【0035】図2に示すように、ガラス基板等の絶縁性
基板2上にマトリクス状に配列された画素電極12,1
2,…に薄膜トランジスタ1,1,…を各々接続してい
る。上記薄膜トランジスタ1,1,…は、各画素電極12
に印加される画像信号を制御するスイッチング素子であ
る。また、上記絶縁性基板2上には、画像信号を供給す
るための走査信号線(ゲート線)13,13,…とデータ信
号線(ソース線)14,14,…とが格子状に交差するよう
に配設されている。上記走査信号線13,13,…を薄膜
トランジスタ1,1,…のゲート電極8と一体に形成する
一方、データ信号線14,14,…を薄膜トランジスタ
1,1,…のソース電極5と一体に形成している。
基板2上にマトリクス状に配列された画素電極12,1
2,…に薄膜トランジスタ1,1,…を各々接続してい
る。上記薄膜トランジスタ1,1,…は、各画素電極12
に印加される画像信号を制御するスイッチング素子であ
る。また、上記絶縁性基板2上には、画像信号を供給す
るための走査信号線(ゲート線)13,13,…とデータ信
号線(ソース線)14,14,…とが格子状に交差するよう
に配設されている。上記走査信号線13,13,…を薄膜
トランジスタ1,1,…のゲート電極8と一体に形成する
一方、データ信号線14,14,…を薄膜トランジスタ
1,1,…のソース電極5と一体に形成している。
【0036】図3に示すように、上記薄膜トランジスタ
1は、多結晶半導体(P−Si)膜3cの上に、ゲート絶
縁膜7,ゲート電極8および層間絶縁膜10を順次形成
し、さらに、2つのコンタクトホール11,11(図2に
示す)に、ソース電極5とドレイン電極6とが形成され
た構造になっている。上記多結晶半導体膜3cは、中央
部のチャネル領域と、その両側のソース領域5aおよび
ドレイン領域6aとを有している。また、上記チャネル
領域は、ゲート電極8に対応する領域の両側にオフセッ
ト領域9,9を有している。そして、上記ドレイン電極
6を近傍の画像電極12に接続している。
1は、多結晶半導体(P−Si)膜3cの上に、ゲート絶
縁膜7,ゲート電極8および層間絶縁膜10を順次形成
し、さらに、2つのコンタクトホール11,11(図2に
示す)に、ソース電極5とドレイン電極6とが形成され
た構造になっている。上記多結晶半導体膜3cは、中央
部のチャネル領域と、その両側のソース領域5aおよび
ドレイン領域6aとを有している。また、上記チャネル
領域は、ゲート電極8に対応する領域の両側にオフセッ
ト領域9,9を有している。そして、上記ドレイン電極
6を近傍の画像電極12に接続している。
【0037】上記薄膜トランジスタ1の製造工程では、
図1(a)に示すように、まず、ガラス基板または絶縁膜
が成膜された基板等の絶縁性基板2上に、非晶質半導体
(α−Si)膜3aを30〜150nm程度の厚さに成膜す
る。
図1(a)に示すように、まず、ガラス基板または絶縁膜
が成膜された基板等の絶縁性基板2上に、非晶質半導体
(α−Si)膜3aを30〜150nm程度の厚さに成膜す
る。
【0038】次に、図1(b)に示すように、エキシマレ
ーザの照射等によって、非晶質半導体膜3aを多結晶半
導体(P−Si)膜3bに成長させる。
ーザの照射等によって、非晶質半導体膜3aを多結晶半
導体(P−Si)膜3bに成長させる。
【0039】次に、図1(c)に示すように、チャネル領
域となる部分を遮蔽するために、その上部にフォトレジ
スト膜4を用いて不純物注入マスクを形成する。ここ
で、遮蔽する領域が、後の工程で上部に形成するゲート
電極8の幅(ゲート長)よりも大きくなるようにマスクを
形成する。また、この遮蔽領域の大きさを決定すること
になるマスクの設計は、不純物注入によってドーパント
(不純物)が注入される領域とゲート電極8とが重なるこ
とのないように、アライメントの精度およびエッチング
の精度等を予め考慮して行う。
域となる部分を遮蔽するために、その上部にフォトレジ
スト膜4を用いて不純物注入マスクを形成する。ここ
で、遮蔽する領域が、後の工程で上部に形成するゲート
電極8の幅(ゲート長)よりも大きくなるようにマスクを
形成する。また、この遮蔽領域の大きさを決定すること
になるマスクの設計は、不純物注入によってドーパント
(不純物)が注入される領域とゲート電極8とが重なるこ
とのないように、アライメントの精度およびエッチング
の精度等を予め考慮して行う。
【0040】上記不純物注入マスクをフォトレジスト膜
4により形成した後、リンに代表される5価の元素、ま
たはボロンに代表される3価の元素をドーパントとし
て、加速電圧10kV程度、ドーズ量1×1015/cm2
〜1×1017/cm2の条件で不純物注入を行い、多結晶
半導体(P−Si)膜3bに不純物注入領域21,21を形
成する。
4により形成した後、リンに代表される5価の元素、ま
たはボロンに代表される3価の元素をドーパントとし
て、加速電圧10kV程度、ドーズ量1×1015/cm2
〜1×1017/cm2の条件で不純物注入を行い、多結晶
半導体(P−Si)膜3bに不純物注入領域21,21を形
成する。
【0041】次に、図1(d)に示すように、フォトレジ
スト膜4を除去し、次に、多結晶半導体膜3bを所定の
形状にパターニングして、フォトレジスト膜4で遮蔽さ
れた領域が不純物注入領域21,21により挟まれるよ
うに不純物注入領域21,21の一部を残して、多結晶
半導体膜3bをアイランド化することによって、多結晶
半導体膜3cを形成する。次に、多結晶半導体膜3cの
チャネル領域の表面をRCA洗浄等をすることによっ
て、チャネル領域の上部に徴量に残っているフォトレジ
ストを完全に除去し、さらに、多結晶半導体膜3cのゲ
ート絶縁膜との界面になる部分の不純物も同時に除去す
ることができる。
スト膜4を除去し、次に、多結晶半導体膜3bを所定の
形状にパターニングして、フォトレジスト膜4で遮蔽さ
れた領域が不純物注入領域21,21により挟まれるよ
うに不純物注入領域21,21の一部を残して、多結晶
半導体膜3bをアイランド化することによって、多結晶
半導体膜3cを形成する。次に、多結晶半導体膜3cの
チャネル領域の表面をRCA洗浄等をすることによっ
て、チャネル領域の上部に徴量に残っているフォトレジ
ストを完全に除去し、さらに、多結晶半導体膜3cのゲ
ート絶縁膜との界面になる部分の不純物も同時に除去す
ることができる。
【0042】次に、図1(e)に示すように、TEOS
(テトラ・エトキシ・シラン)を用いたCVD(ケミカル
・ベイパー・ディポジション)装置またはスパッタリン
グ装置等で厚さ100nm程度のSiO2等の絶縁膜を成膜
して、ゲート絶縁膜7を形成する。続いて、このゲート
絶縁膜7を600℃で12時間程度加熱することによ
り、ゲート絶縁膜7の緻密化を行う。それと同時に、不
純物注入領域21,21の活性化を行って不純物を拡散
させ、不純物注入領域21,21にソース領域5aとド
レイン領域6aとを形成する。
(テトラ・エトキシ・シラン)を用いたCVD(ケミカル
・ベイパー・ディポジション)装置またはスパッタリン
グ装置等で厚さ100nm程度のSiO2等の絶縁膜を成膜
して、ゲート絶縁膜7を形成する。続いて、このゲート
絶縁膜7を600℃で12時間程度加熱することによ
り、ゲート絶縁膜7の緻密化を行う。それと同時に、不
純物注入領域21,21の活性化を行って不純物を拡散
させ、不純物注入領域21,21にソース領域5aとド
レイン領域6aとを形成する。
【0043】次に、ゲート絶縁膜7上に、Ta,Nb,A
I等の金属、n型またはp型に不純物を注入したSi、
またはITO等の導電性材料を用いて厚さ200nm程度
に成膜し、所定の形状にパターニングを行ってゲート電
極8を形成する。上記多結晶半導体膜3cのソース領域
5aおよびドレイン領域6aとゲート電極8に対応する
領域との間に、ドーパントを含まないオフセット領域
9,9を設けている。
I等の金属、n型またはp型に不純物を注入したSi、
またはITO等の導電性材料を用いて厚さ200nm程度
に成膜し、所定の形状にパターニングを行ってゲート電
極8を形成する。上記多結晶半導体膜3cのソース領域
5aおよびドレイン領域6aとゲート電極8に対応する
領域との間に、ドーパントを含まないオフセット領域
9,9を設けている。
【0044】次に、図1(f)に示すように、TEOSを
用いたCVD装置またはスパッタリング装置等で基板全
体に厚さ300〜400nm程度のSiNxまたはSiO2等
からなる層間絶縁膜10を成膜し、さらに、この層間絶
縁膜10およびゲート絶縁膜7を同時に所定の形状にパ
ターニングして、コンタクトホール11,11を形成す
る。
用いたCVD装置またはスパッタリング装置等で基板全
体に厚さ300〜400nm程度のSiNxまたはSiO2等
からなる層間絶縁膜10を成膜し、さらに、この層間絶
縁膜10およびゲート絶縁膜7を同時に所定の形状にパ
ターニングして、コンタクトホール11,11を形成す
る。
【0045】次に、図1(g)に示すように、Al,Mo等
の金属またはITO等の導電性材料を500〜600nm
程度成膜し、所定の形状にパターニングして、ソース電
極5とドレイン電極6とを形成する。
の金属またはITO等の導電性材料を500〜600nm
程度成膜し、所定の形状にパターニングして、ソース電
極5とドレイン電極6とを形成する。
【0046】こうして得られた薄膜トランジスタ1の近
傍に、図1(h)に示すように、ドレイン電極6に接続さ
れたITO等の透明導電膜からなる画素電極12を形成
する。
傍に、図1(h)に示すように、ドレイン電極6に接続さ
れたITO等の透明導電膜からなる画素電極12を形成
する。
【0047】上記薄膜トランジスタの製造方法によって
製造された薄膜トランジスタ1では、結晶化時および活
性化時にフォトレジストが完全に除去されているため、
チャネル領域への不純物の拡散がなく、薄膜トランジス
タ1の特性が安定すると共に、液晶表示装置のパネル基
板の点欠陥も減少する。また、上記ソース領域5aおよ
びドレイン領域6aにゲート電極8がオーバーラップし
ないので、薄膜トランジスタ1の特性、特にオフ特性の
悪化を防止し、オフ電流を低減。また、上記オフセット
領域9,9を有しているので、さらにオフ電流の低減が
可能となる。
製造された薄膜トランジスタ1では、結晶化時および活
性化時にフォトレジストが完全に除去されているため、
チャネル領域への不純物の拡散がなく、薄膜トランジス
タ1の特性が安定すると共に、液晶表示装置のパネル基
板の点欠陥も減少する。また、上記ソース領域5aおよ
びドレイン領域6aにゲート電極8がオーバーラップし
ないので、薄膜トランジスタ1の特性、特にオフ特性の
悪化を防止し、オフ電流を低減。また、上記オフセット
領域9,9を有しているので、さらにオフ電流の低減が
可能となる。
【0048】したがって、製造工程を増やすことなく、
薄膜トランジスタの特性不良を低減できると共に、オフ
電流を低減して、高いオン電流/オフ電流比を有する高
耐圧な薄膜トランジスタを製造でき、液晶表示装置に用
いるのに好適な薄膜トランジスタを得ることができる。
また、この薄膜トランジスタを液晶表示装置に用いるこ
とによって、フリッカ等の表示不良の発生を防止できる
ので、液晶表示装置のパネル不良を低減できる。
薄膜トランジスタの特性不良を低減できると共に、オフ
電流を低減して、高いオン電流/オフ電流比を有する高
耐圧な薄膜トランジスタを製造でき、液晶表示装置に用
いるのに好適な薄膜トランジスタを得ることができる。
また、この薄膜トランジスタを液晶表示装置に用いるこ
とによって、フリッカ等の表示不良の発生を防止できる
ので、液晶表示装置のパネル不良を低減できる。
【0049】(第2実施形態)この発明の第2実施形態
の薄膜トランジスタの製造方法を図4〜図6に基づいて
以下に説明する。なお、説明の便宜上、上記第1実施形
態の薄膜トランジスタと同一の構成部は、同一参照番号
を付して説明を省略する。
の薄膜トランジスタの製造方法を図4〜図6に基づいて
以下に説明する。なお、説明の便宜上、上記第1実施形
態の薄膜トランジスタと同一の構成部は、同一参照番号
を付して説明を省略する。
【0050】図4は薄膜トランジスタ15が複数形成さ
れた液晶表示装置のパネル基板の底面の一部を示す図で
ある。また、図5は図4のV−V線から見た断面図であ
り、図6(a)〜(d)は、この薄膜トランジスタ15の製
造工程を示す工程図である。
れた液晶表示装置のパネル基板の底面の一部を示す図で
ある。また、図5は図4のV−V線から見た断面図であ
り、図6(a)〜(d)は、この薄膜トランジスタ15の製
造工程を示す工程図である。
【0051】上記薄膜トランジスタ15は、図5に示す
ように、第1実施形態のオフセット領域9,9が、ソー
ス領域5aおよびドレイン領域6aのドーパント濃度よ
りも低濃度のドーパント濃度を有するLDD(Lightly D
oped Drain)領域16,16となっている以外は上記第1
実施形態の薄膜トランジスタ1の構造と同じである。
ように、第1実施形態のオフセット領域9,9が、ソー
ス領域5aおよびドレイン領域6aのドーパント濃度よ
りも低濃度のドーパント濃度を有するLDD(Lightly D
oped Drain)領域16,16となっている以外は上記第1
実施形態の薄膜トランジスタ1の構造と同じである。
【0052】また、上記薄膜トランジスタ15のゲート
電極8を形成するまでの製造工程は、上記第1実施形態
の薄膜トランジスタ1の製造工程における図1(a)〜
(e)で説明した工程と同一である。
電極8を形成するまでの製造工程は、上記第1実施形態
の薄膜トランジスタ1の製造工程における図1(a)〜
(e)で説明した工程と同一である。
【0053】この薄膜トランジスタ15の製造工程で
は、ゲート絶縁膜7の上にゲート電極8を形成した後、
このゲート電極8を不純物注入マスクにして、不純物の
注入を行う。すなわち、図6(a)に示すように、ソース
領域5aおよびドレイン領域6aと同じドーパントを、
加速電圧70kV程度、ドーズ量1×1012/cm2〜1
×1015/cm2という低濃度の条件で、ソース領域5a,
ドレイン領域6aおよびオフセット領域9,9に不純物
を注入する。この後、図6(b)に示すように、エキシマ
レーザ等の照射(または加熱)によって、不純物が注入さ
れた領域の活性化を行う。
は、ゲート絶縁膜7の上にゲート電極8を形成した後、
このゲート電極8を不純物注入マスクにして、不純物の
注入を行う。すなわち、図6(a)に示すように、ソース
領域5aおよびドレイン領域6aと同じドーパントを、
加速電圧70kV程度、ドーズ量1×1012/cm2〜1
×1015/cm2という低濃度の条件で、ソース領域5a,
ドレイン領域6aおよびオフセット領域9,9に不純物
を注入する。この後、図6(b)に示すように、エキシマ
レーザ等の照射(または加熱)によって、不純物が注入さ
れた領域の活性化を行う。
【0054】このように、低濃度でオフセット領域9,
9に不純物の注入を行うことによって、オフセット領域
9,9はLDD領域16,16となる。また、上記ゲート
電極8をマスクにして不純物の注入を行っているので、
ゲート電極8とソース,ドレイン領域5a,6aがずれる
ことのないセルフアライン方式となる。したがって、上
記LDD領域16,16とゲート電極8とが重なること
はない。
9に不純物の注入を行うことによって、オフセット領域
9,9はLDD領域16,16となる。また、上記ゲート
電極8をマスクにして不純物の注入を行っているので、
ゲート電極8とソース,ドレイン領域5a,6aがずれる
ことのないセルフアライン方式となる。したがって、上
記LDD領域16,16とゲート電極8とが重なること
はない。
【0055】次に、図6(c)に示すように、上記薄膜ト
ランジスタ1の製造工程と同様に、TEOSを用いたC
VD装置またはスパッタリング装置等で基板全体に厚さ
300〜400nm程度のSiNxまたはSiO2等からなる
層間絶縁膜10を成膜し、さらに、この層間絶縁膜10
およびゲート絶縁膜7を同時に所定の形状にパターニン
グして、コンタクトホール11,11を形成する。
ランジスタ1の製造工程と同様に、TEOSを用いたC
VD装置またはスパッタリング装置等で基板全体に厚さ
300〜400nm程度のSiNxまたはSiO2等からなる
層間絶縁膜10を成膜し、さらに、この層間絶縁膜10
およびゲート絶縁膜7を同時に所定の形状にパターニン
グして、コンタクトホール11,11を形成する。
【0056】次に、図6(d)に示すように、Al,Mo等
の金属またはITO等の導電性材料を500〜600nm
程度成膜して、所定の形状にパターニングし、ソース電
極5とドレイン電極6とを形成する。こうして得られた
薄膜トランジスタ15の近傍に、ITO等の透明導電膜
からなる画素電極12(図4,図5に示す)を形成して、
画素電極12を薄膜トランジスタ15のドレイン電極6
と接続している。
の金属またはITO等の導電性材料を500〜600nm
程度成膜して、所定の形状にパターニングし、ソース電
極5とドレイン電極6とを形成する。こうして得られた
薄膜トランジスタ15の近傍に、ITO等の透明導電膜
からなる画素電極12(図4,図5に示す)を形成して、
画素電極12を薄膜トランジスタ15のドレイン電極6
と接続している。
【0057】上記薄膜トランジスタの製造方法によって
製造された薄膜トランジスタ15では、結晶化時および
活性化時にフォトレジストが完全に除去されているた
め、チャネル部への不純物の拡散がなく、薄膜トランジ
スタ15の特性が安定すると共に、液晶表示装置のパネ
ル基板の点欠陥も減少する。また、上記ソース領域5a
およびドレイン領域6aにゲート電極8がオーバーラッ
プしないので、薄膜トランジスタ15の特性、特にオフ
特性の悪化を防止し、オフ電流を低減する。また、上記
LDD領域16,16にゲート電極8が重ならないの
で、薄膜トランジスタ15のオフ電流の低減が可能にな
ると共に、オン電流の低減を抑える。
製造された薄膜トランジスタ15では、結晶化時および
活性化時にフォトレジストが完全に除去されているた
め、チャネル部への不純物の拡散がなく、薄膜トランジ
スタ15の特性が安定すると共に、液晶表示装置のパネ
ル基板の点欠陥も減少する。また、上記ソース領域5a
およびドレイン領域6aにゲート電極8がオーバーラッ
プしないので、薄膜トランジスタ15の特性、特にオフ
特性の悪化を防止し、オフ電流を低減する。また、上記
LDD領域16,16にゲート電極8が重ならないの
で、薄膜トランジスタ15のオフ電流の低減が可能にな
ると共に、オン電流の低減を抑える。
【0058】したがって、製造工程を増やすことなく、
薄膜トランジスタの特性不良を低減できると共に、オフ
電流を低減して、高いオン電流/オフ電流比を有する高
耐圧な薄膜トランジスタを製造でき、液晶表示装置に用
いるのに好適な薄膜トランジスタを得ることができる。
また、この薄膜トランジスタを液晶表示装置に用いるこ
とによって、フリッカ等の表示不良の発生を防止できる
ので、液晶表示装置のパネル不良を低減できる。
薄膜トランジスタの特性不良を低減できると共に、オフ
電流を低減して、高いオン電流/オフ電流比を有する高
耐圧な薄膜トランジスタを製造でき、液晶表示装置に用
いるのに好適な薄膜トランジスタを得ることができる。
また、この薄膜トランジスタを液晶表示装置に用いるこ
とによって、フリッカ等の表示不良の発生を防止できる
ので、液晶表示装置のパネル不良を低減できる。
【0059】また、上記LDD領域16,16を形成す
ることによって、オフ電流を低減する一方、オン電流が
向上して、より高いオン電流/オフ電流比を有する高耐
圧かつ高信頼性の薄膜トランジスタを製造することがで
きる。また、同一基板上にオフセット構造を有する薄膜
トランジスタとLDD構造を有する薄膜トランジスタと
を形成することができ、その用途によって作り分けるこ
とができる。
ることによって、オフ電流を低減する一方、オン電流が
向上して、より高いオン電流/オフ電流比を有する高耐
圧かつ高信頼性の薄膜トランジスタを製造することがで
きる。また、同一基板上にオフセット構造を有する薄膜
トランジスタとLDD構造を有する薄膜トランジスタと
を形成することができ、その用途によって作り分けるこ
とができる。
【0060】(第3実施形態)この発明の第3実施形態
の薄膜トランジスタの製造方法を図7〜図10に基づい
て以下に説明する。なお、説明の便宜上、上記第1実施
形態の薄膜トランジスタと同一の構成部は、同一参照番
号を付して説明を省略する。
の薄膜トランジスタの製造方法を図7〜図10に基づい
て以下に説明する。なお、説明の便宜上、上記第1実施
形態の薄膜トランジスタと同一の構成部は、同一参照番
号を付して説明を省略する。
【0061】図7は薄膜トランジスタ17および補助容
量18が複数形成された液晶表示装置のパネル基板の底
面の一部を示す図である。また、図8は図7のVIII−VI
II線から見た薄膜トランジスタ17の断面図であり、図
9は図7のIX−IX線から見た補助容量18の断面図であ
り、図10(a)〜(g)は、この薄膜トランジスタ17と
補助容量18の製造工程を示す工程図である。
量18が複数形成された液晶表示装置のパネル基板の底
面の一部を示す図である。また、図8は図7のVIII−VI
II線から見た薄膜トランジスタ17の断面図であり、図
9は図7のIX−IX線から見た補助容量18の断面図であ
り、図10(a)〜(g)は、この薄膜トランジスタ17と
補助容量18の製造工程を示す工程図である。
【0062】図8に示すように、上記薄膜トランジスタ
17の構造は、上記第1実施形態の薄膜トランジスタ1
の構造と概ね同様であるが、図7に示すように、ドレイ
ン領域6aから延伸部25が形成されている。また、同
時に製造される補助容量18は図7および図9に示すよ
うに、上記延伸部25をその一方の電極19として形成
し、他方の電極24として前段の走査信号線13を形成
し、さらに、両電極19,24間に介在する誘電体部2
0がゲート絶縁膜7と同一材料により形成された構造に
なっている。この補助容量18は、データの保持特性を
向上するために、各画素毎に液晶容量と並列に設けてい
る。
17の構造は、上記第1実施形態の薄膜トランジスタ1
の構造と概ね同様であるが、図7に示すように、ドレイ
ン領域6aから延伸部25が形成されている。また、同
時に製造される補助容量18は図7および図9に示すよ
うに、上記延伸部25をその一方の電極19として形成
し、他方の電極24として前段の走査信号線13を形成
し、さらに、両電極19,24間に介在する誘電体部2
0がゲート絶縁膜7と同一材料により形成された構造に
なっている。この補助容量18は、データの保持特性を
向上するために、各画素毎に液晶容量と並列に設けてい
る。
【0063】上記薄膜トランジスタ17のゲート電極8
を形成するまでの製造工程は、上記第1実施形態の薄膜
トランジスタ1の製造工程において図1(a)〜(e)で説
明した工程と同一である。ただし、この薄膜トランジス
タ17の製造時に、同時に補助容量18を製造する。
を形成するまでの製造工程は、上記第1実施形態の薄膜
トランジスタ1の製造工程において図1(a)〜(e)で説
明した工程と同一である。ただし、この薄膜トランジス
タ17の製造時に、同時に補助容量18を製造する。
【0064】上記薄膜トランジスタ17および補助容量
18の製造工程では、図10(a)に示すように、まず、
ガラス基板または絶縁膜が成膜された基板等の絶縁性基
板2上に、非晶質半導体(α−Si)膜3aを30〜15
0nm程度の厚さに成膜する。
18の製造工程では、図10(a)に示すように、まず、
ガラス基板または絶縁膜が成膜された基板等の絶縁性基
板2上に、非晶質半導体(α−Si)膜3aを30〜15
0nm程度の厚さに成膜する。
【0065】次に、図10(b)に示すように、エキシマ
レーザの照射等によって、チャネル領域となる部分を含
む非晶質半導体膜3aを多結晶半導体(P−Si)膜3b
に成長させる。
レーザの照射等によって、チャネル領域となる部分を含
む非晶質半導体膜3aを多結晶半導体(P−Si)膜3b
に成長させる。
【0066】次に、図10(c)に示すように、チャネル
領域となる部分を遮蔽するために、その上部にフォトレ
ジスト膜4を用いて不純物注入マスクを形成する。ここ
で、遮蔽するマスクの設計は、上記第1実施形態と同様
である。
領域となる部分を遮蔽するために、その上部にフォトレ
ジスト膜4を用いて不純物注入マスクを形成する。ここ
で、遮蔽するマスクの設計は、上記第1実施形態と同様
である。
【0067】上記不純物注入マスクをフォトレジスト膜
4により形成した後、薄膜トランジスタ17の形成領域
および補助容量18の形成領域に、上記第1実施形態と
同様に不純物の注入を行い、不純物注入領域21,21
を形成する。
4により形成した後、薄膜トランジスタ17の形成領域
および補助容量18の形成領域に、上記第1実施形態と
同様に不純物の注入を行い、不純物注入領域21,21
を形成する。
【0068】次に、図10(d)に示すように、フォトレ
ジスト膜4を除去し、次に、薄膜トランジスタ17の領
域および補助容量18の領域の多結晶半導体膜3bを所
定の形状にパターニングして、フォトレジスト膜4で遮
蔽された領域が不純物注入領域21,21により挟まれ
るように不純物注入領域21,21の一部を残して、多
結晶半導体膜3bをアイランド化することによって、多
結晶半導体膜3cを形成する。それと同時に、後述する
補助容量18の一方の電極となる多結晶半導体膜3dを
形成する。このパターニングのときに、図7に示すよう
に、ドレイン領域6aとなる部分から近傍の補助容量1
8の形成領域に延伸する延伸部25をパターン形成す
る。
ジスト膜4を除去し、次に、薄膜トランジスタ17の領
域および補助容量18の領域の多結晶半導体膜3bを所
定の形状にパターニングして、フォトレジスト膜4で遮
蔽された領域が不純物注入領域21,21により挟まれ
るように不純物注入領域21,21の一部を残して、多
結晶半導体膜3bをアイランド化することによって、多
結晶半導体膜3cを形成する。それと同時に、後述する
補助容量18の一方の電極となる多結晶半導体膜3dを
形成する。このパターニングのときに、図7に示すよう
に、ドレイン領域6aとなる部分から近傍の補助容量1
8の形成領域に延伸する延伸部25をパターン形成す
る。
【0069】次に、上記多結晶半導体膜3cのチャネル
領域の表面をRCA洗浄等をすることによって、チャネ
ル領域の上部に微量に残っているフォトレジストを完全
に除去し、さらに、多結晶半導体膜3cのゲート絶縁膜
との界面になる部分の不純物も同時に除去する。
領域の表面をRCA洗浄等をすることによって、チャネ
ル領域の上部に微量に残っているフォトレジストを完全
に除去し、さらに、多結晶半導体膜3cのゲート絶縁膜
との界面になる部分の不純物も同時に除去する。
【0070】次に、図10(e)に示すように、TEOS
を用いたCVD装置またはスパッタリング装置等で厚さ
100nm程度のSiO2等の絶縁膜を成膜して、ゲート絶
縁膜7を形成する。同時に補助容量18の形成領域に誘
電体部20を形成する。続いて、このゲート絶縁膜7を
600℃で12時間程度加熱することによって、ゲート
絶縁膜7の緻密化を行う。それと同時に、不純物注入領
域21,21の活性化を行って不純物を拡散させ、不純
物注入領域21,21からソース領域5aとドレイン領
域6aとを形成すると同時に、補助容量18の一方の電
極19を形成する。
を用いたCVD装置またはスパッタリング装置等で厚さ
100nm程度のSiO2等の絶縁膜を成膜して、ゲート絶
縁膜7を形成する。同時に補助容量18の形成領域に誘
電体部20を形成する。続いて、このゲート絶縁膜7を
600℃で12時間程度加熱することによって、ゲート
絶縁膜7の緻密化を行う。それと同時に、不純物注入領
域21,21の活性化を行って不純物を拡散させ、不純
物注入領域21,21からソース領域5aとドレイン領
域6aとを形成すると同時に、補助容量18の一方の電
極19を形成する。
【0071】次に、上記薄膜トランジスタ17の形成領
域に上記第1実施形態と同様にゲート電極8を形成する
ときに、補助容量18の形成領域に他方の電極24とな
る前段の走査信号線13(図7に示す)を同時に形成す
る。すなわち、誘電体部20上に、Ta,Nb,A1等の
金属、n型またはp型に不純物を注入したSi、または
ITO等の導電性材料を用いて厚さ200nm程度に成膜
し、所定の形状にパターニングして、走査信号線13を
形成する。このとき、上記薄膜トランジスタ17の形成
領域に形成するゲート電極8は、上記第1実施形態と同
様に形成しているので、ソース領域5aおよびドレイン
領域6aに重なることはない。さらに、上記多結晶半導
体膜3cのソース,ドレイン領域5a,6aとゲート電極
8に対応する領域との間に、ドーパントを含まないオフ
セット領域9,9を設ける。
域に上記第1実施形態と同様にゲート電極8を形成する
ときに、補助容量18の形成領域に他方の電極24とな
る前段の走査信号線13(図7に示す)を同時に形成す
る。すなわち、誘電体部20上に、Ta,Nb,A1等の
金属、n型またはp型に不純物を注入したSi、または
ITO等の導電性材料を用いて厚さ200nm程度に成膜
し、所定の形状にパターニングして、走査信号線13を
形成する。このとき、上記薄膜トランジスタ17の形成
領域に形成するゲート電極8は、上記第1実施形態と同
様に形成しているので、ソース領域5aおよびドレイン
領域6aに重なることはない。さらに、上記多結晶半導
体膜3cのソース,ドレイン領域5a,6aとゲート電極
8に対応する領域との間に、ドーパントを含まないオフ
セット領域9,9を設ける。
【0072】次に、図10(f)に示すように、薄膜トラ
ンジスタ17の形成領域および補助容量18の形成領域
に、TEOSを用いたCVD装置またはスパッタリング
装置等で基板全体に厚さ300〜400nm程度のSiNx
またはSiO2等からなる層間絶縁膜10を成膜し、さら
に、薄膜トランジスタ17の形成領域では、この層間絶
縁膜10およびゲート絶縁膜7を同時に所定の形状にパ
ターニングして、コンタクトホール11,11を形成す
る。
ンジスタ17の形成領域および補助容量18の形成領域
に、TEOSを用いたCVD装置またはスパッタリング
装置等で基板全体に厚さ300〜400nm程度のSiNx
またはSiO2等からなる層間絶縁膜10を成膜し、さら
に、薄膜トランジスタ17の形成領域では、この層間絶
縁膜10およびゲート絶縁膜7を同時に所定の形状にパ
ターニングして、コンタクトホール11,11を形成す
る。
【0073】次に、図10(g)に示すように、薄膜トラ
ンジスタ17の形成領域において、Al,Mo等の金属ま
たはITO等の導電性材料を500〜600nm程度成膜
して所定の形状にパターニングすることによって、ソー
ス電極5とドレイン電極6とを形成する。このとき、補
助容量18の近傍にデータ信号線14を形成する。さら
に、こうして得られた薄膜トランジスタ17の近傍に、
ITO等の透明導電膜からなる画素電極12(図7,図8
に示す)を形成して、画素電極12をドレイン電極6に
接続している。
ンジスタ17の形成領域において、Al,Mo等の金属ま
たはITO等の導電性材料を500〜600nm程度成膜
して所定の形状にパターニングすることによって、ソー
ス電極5とドレイン電極6とを形成する。このとき、補
助容量18の近傍にデータ信号線14を形成する。さら
に、こうして得られた薄膜トランジスタ17の近傍に、
ITO等の透明導電膜からなる画素電極12(図7,図8
に示す)を形成して、画素電極12をドレイン電極6に
接続している。
【0074】上記薄膜トランジスタの製造方法によって
製造された薄膜トランジスタ17では、結晶化時および
活性化時にフォトレジストが完全に除去されているた
め、チャネル部への不純物の拡散がなく、薄膜トランジ
スタ17の特性が安定すると共に、液晶表示装置のパネ
ル基板の点欠陥も減少する。また、上記ソース領域5a
およびドレイン領域6aにゲート電極8がオーバーラッ
プしないので、薄膜トランジスタ17の特性、特にオフ
特性の悪化を防止し、オフ電流を低減する。また、上記
多結晶半導体膜3bにオフセット領域9,9を有してい
るので、さらにオフ電流の低減が可能となる。
製造された薄膜トランジスタ17では、結晶化時および
活性化時にフォトレジストが完全に除去されているた
め、チャネル部への不純物の拡散がなく、薄膜トランジ
スタ17の特性が安定すると共に、液晶表示装置のパネ
ル基板の点欠陥も減少する。また、上記ソース領域5a
およびドレイン領域6aにゲート電極8がオーバーラッ
プしないので、薄膜トランジスタ17の特性、特にオフ
特性の悪化を防止し、オフ電流を低減する。また、上記
多結晶半導体膜3bにオフセット領域9,9を有してい
るので、さらにオフ電流の低減が可能となる。
【0075】したがって、製造工程を増やすことなく、
薄膜トランジスタの特性不良を低減できると共に、オフ
電流を低減して、高いオン電流/オフ電流比を有する高
耐圧な薄膜トランジスタを製造でき、液晶表示装置に用
いるのに好適な薄膜トランジスタを得ることができる。
また、この薄膜トランジスタを液晶表示装置に用いるこ
とによって、フリッカ等の表示不良の発生を防止できる
ので、液晶表示装置のパネル不良を低減できる。
薄膜トランジスタの特性不良を低減できると共に、オフ
電流を低減して、高いオン電流/オフ電流比を有する高
耐圧な薄膜トランジスタを製造でき、液晶表示装置に用
いるのに好適な薄膜トランジスタを得ることができる。
また、この薄膜トランジスタを液晶表示装置に用いるこ
とによって、フリッカ等の表示不良の発生を防止できる
ので、液晶表示装置のパネル不良を低減できる。
【0076】また、上記薄膜トランジスタの製造方法に
よって、液晶表示装置のパネル基板上に複数の薄膜トラ
ンジスタ17と補助容量18とを形成するとき、この薄
膜トランジスタ17と補助容量18とを同一工程により
形成する。すなわち、上記ソース領域5aおよびドレイ
ン領域6aを形成するときに、ドレイン領域6aからの
延伸部25を補助容量18の一方の電極19として同時
に形成し、ゲート絶縁膜7を形成するときに、補助容量
18の誘電体部20を同時に形成し、ゲート電極8を形
成するときに、補助容量18の他方の電極24となる前
段の走査信号線13を同時に形成することができる。こ
のように、上記薄膜トランジスタ17と補助容量18と
を同一工程により製造することができ、製造工程を簡略
化することができる。また、上記薄膜トランジスタの製
造方法によって、各画素毎に薄膜トランジスタ17と補
助容量18とが形成される液晶表示装置では、製造工程
数を増やすことなく、各画素のデータの保持特性を向上
することが可能となる。
よって、液晶表示装置のパネル基板上に複数の薄膜トラ
ンジスタ17と補助容量18とを形成するとき、この薄
膜トランジスタ17と補助容量18とを同一工程により
形成する。すなわち、上記ソース領域5aおよびドレイ
ン領域6aを形成するときに、ドレイン領域6aからの
延伸部25を補助容量18の一方の電極19として同時
に形成し、ゲート絶縁膜7を形成するときに、補助容量
18の誘電体部20を同時に形成し、ゲート電極8を形
成するときに、補助容量18の他方の電極24となる前
段の走査信号線13を同時に形成することができる。こ
のように、上記薄膜トランジスタ17と補助容量18と
を同一工程により製造することができ、製造工程を簡略
化することができる。また、上記薄膜トランジスタの製
造方法によって、各画素毎に薄膜トランジスタ17と補
助容量18とが形成される液晶表示装置では、製造工程
数を増やすことなく、各画素のデータの保持特性を向上
することが可能となる。
【0077】(第4実施形態)この発明の第4実施形態
の薄膜トランジスタの製造方法を図11に基づいて以下
に説明する。なお、説明の便宜上、上記第3実施形態と
同一の構成部には、同一参照番号を付して説明を省略す
る。
の薄膜トランジスタの製造方法を図11に基づいて以下
に説明する。なお、説明の便宜上、上記第3実施形態と
同一の構成部には、同一参照番号を付して説明を省略す
る。
【0078】図11の(a)〜(d)は薄膜トランジスタ2
2と補助容量23の製造工程を示す工程図である。
2と補助容量23の製造工程を示す工程図である。
【0079】上記薄膜トランジスタ22の構造は、上記
第3実施形態のドレイン領域6aから延伸部25が形成
されている以外は、上記第2実施形態の薄膜トランジス
タ15の構造と同じである。また、この薄膜トランジス
タ22の製造工程は、上記第2実施形態の薄膜トランジ
スタ15の製造工程と同じである。ただし、上記薄膜ト
ランジスタ22の製造と同時に補助容量23を製造す
る。
第3実施形態のドレイン領域6aから延伸部25が形成
されている以外は、上記第2実施形態の薄膜トランジス
タ15の構造と同じである。また、この薄膜トランジス
タ22の製造工程は、上記第2実施形態の薄膜トランジ
スタ15の製造工程と同じである。ただし、上記薄膜ト
ランジスタ22の製造と同時に補助容量23を製造す
る。
【0080】また、上記薄膜トランジスタ22および補
助容量23の製造工程では、薄膜トランジスタ22のゲ
ート電極8と、補助容量23の他方の電極24となる前
段の走査信号線13を同時に形成するまでの工程は、図
10(a)〜(e)に示す第3実施形態の薄膜トランジスタ
17の製造工程と同じである。
助容量23の製造工程では、薄膜トランジスタ22のゲ
ート電極8と、補助容量23の他方の電極24となる前
段の走査信号線13を同時に形成するまでの工程は、図
10(a)〜(e)に示す第3実施形態の薄膜トランジスタ
17の製造工程と同じである。
【0081】上記薄膜トランジスタの製造工程では、ゲ
ート電極8を形成した後、このゲート電極8を不純物注
入マスクにして、不純物の注入を行う。すなわち、図1
1(a)に示すように、ソース領域5aおよびドレイン領
域6aと同じドーパントを、加速電圧70kV程度、ド
ーズ量1×1012/cm2〜1×1015/cm2という低濃度
の条件で、オフセット領域を含む領域に不純物を注入す
る。
ート電極8を形成した後、このゲート電極8を不純物注
入マスクにして、不純物の注入を行う。すなわち、図1
1(a)に示すように、ソース領域5aおよびドレイン領
域6aと同じドーパントを、加速電圧70kV程度、ド
ーズ量1×1012/cm2〜1×1015/cm2という低濃度
の条件で、オフセット領域を含む領域に不純物を注入す
る。
【0082】この後、図11(b)に示すように、エキシ
マレーザ等の照射(または加熱)によって、不純物が注入
された領域の活性化を行う。
マレーザ等の照射(または加熱)によって、不純物が注入
された領域の活性化を行う。
【0083】このように、上記オフセット領域9,9に
低濃度の不純物の注入を行うことによって、オフセット
領域9,9はLDD領域26,26となる。また、上記ゲ
ート電極8をマスクにして不純物の注入を行っているの
で、ゲート電極8とソース,ドレイン領域5a,6aがず
れることのないセルフアライン方式となる。したがっ
て、LDD領域26,26とゲート電極8とは重ならな
い。
低濃度の不純物の注入を行うことによって、オフセット
領域9,9はLDD領域26,26となる。また、上記ゲ
ート電極8をマスクにして不純物の注入を行っているの
で、ゲート電極8とソース,ドレイン領域5a,6aがず
れることのないセルフアライン方式となる。したがっ
て、LDD領域26,26とゲート電極8とは重ならな
い。
【0084】次に、図11(c)に示すように、薄膜トラ
ンジスタ22の形成領域および補助容量23の形成領域
に、TEOSを用いたCVD装置またはスパッタリング
装置等で基板全体に厚さ300〜400nm程度のSiNx
またはSiO2等からなる層間絶縁膜10を成膜し、さら
に、薄膜トランジスタ22の形成領域では、層間絶縁膜
10およびゲート絶縁膜7を同時に所定の形状にパター
ニングして、コンタクトホール11,11を形成する。
ンジスタ22の形成領域および補助容量23の形成領域
に、TEOSを用いたCVD装置またはスパッタリング
装置等で基板全体に厚さ300〜400nm程度のSiNx
またはSiO2等からなる層間絶縁膜10を成膜し、さら
に、薄膜トランジスタ22の形成領域では、層間絶縁膜
10およびゲート絶縁膜7を同時に所定の形状にパター
ニングして、コンタクトホール11,11を形成する。
【0085】次に、図11(d)に示すように、薄膜トラ
ンジスタ22の形成領域において、Al,Mo等の金属ま
たはITO等の導電性材料を500〜600nm程度成膜
して所定の形状にパターニングし、ソース電極5とドレ
イン電極6とを形成する。このとき、補助容量23の近
傍にデータ信号線14を形成する。さらに、こうして得
られた薄膜トランジスタ22の近傍に、ITO等の透明
導電膜からなる画素電極12(図7,図8に示す)を形成
して、画素電極12をドレイン電極6に接続している。
ンジスタ22の形成領域において、Al,Mo等の金属ま
たはITO等の導電性材料を500〜600nm程度成膜
して所定の形状にパターニングし、ソース電極5とドレ
イン電極6とを形成する。このとき、補助容量23の近
傍にデータ信号線14を形成する。さらに、こうして得
られた薄膜トランジスタ22の近傍に、ITO等の透明
導電膜からなる画素電極12(図7,図8に示す)を形成
して、画素電極12をドレイン電極6に接続している。
【0086】上記薄膜トランジスタの製造方法によって
製造された薄膜トランジスタ22では、結晶化時および
活性化時にフォトレジストが完全に除去されているた
め、チャネル部への不純物の拡散がなく、薄膜トランジ
スタ22の特性が安定すると共に、液晶表示装置のパネ
ル基板の点欠陥も減少する。また、ソース領域5aおよ
びドレイン領域6aにゲート電極8がオーバーラップし
ないので、薄膜トランジスタ22の特性、特にオフ特性
の悪化を防止し、オフ電流を低減する。また、上記LD
D領域26,26にゲート電極8が重ならないので、薄
膜トランジスタ22のオフ電流の低減が可能になると共
に、オン電流の低減を抑える。
製造された薄膜トランジスタ22では、結晶化時および
活性化時にフォトレジストが完全に除去されているた
め、チャネル部への不純物の拡散がなく、薄膜トランジ
スタ22の特性が安定すると共に、液晶表示装置のパネ
ル基板の点欠陥も減少する。また、ソース領域5aおよ
びドレイン領域6aにゲート電極8がオーバーラップし
ないので、薄膜トランジスタ22の特性、特にオフ特性
の悪化を防止し、オフ電流を低減する。また、上記LD
D領域26,26にゲート電極8が重ならないので、薄
膜トランジスタ22のオフ電流の低減が可能になると共
に、オン電流の低減を抑える。
【0087】したがって、製造工程を増やすことなく、
薄膜トランジスタの特性不良を低減できると共に、オフ
電流を低減して、高いオン電流/オフ電流比を有する高
耐圧な薄膜トランジスタを製造でき、液晶表示装置に用
いるのに好適な薄膜トランジスタを得ることができる。
また、この薄膜トランジスタを液晶表示装置に用いるこ
とによって、フリッカ等の表示不良の発生を防止できる
ので、液晶表示装置のパネル不良を低減できる。
薄膜トランジスタの特性不良を低減できると共に、オフ
電流を低減して、高いオン電流/オフ電流比を有する高
耐圧な薄膜トランジスタを製造でき、液晶表示装置に用
いるのに好適な薄膜トランジスタを得ることができる。
また、この薄膜トランジスタを液晶表示装置に用いるこ
とによって、フリッカ等の表示不良の発生を防止できる
ので、液晶表示装置のパネル不良を低減できる。
【0088】また、上記LDD領域16,16を形成す
ることによって、オフ電流を低減する一方、オン電流が
向上して、より高いオン電流/オフ電流比を有する高耐
圧かつ高信頼性の薄膜トランジスタを製造することがで
きる。また、同一絶縁性基板上にオフセット構造を有す
る薄膜トランジスタとLDD構造を有する薄膜トランジ
スタとを形成することができ、その用途によって作り分
けることができる。
ることによって、オフ電流を低減する一方、オン電流が
向上して、より高いオン電流/オフ電流比を有する高耐
圧かつ高信頼性の薄膜トランジスタを製造することがで
きる。また、同一絶縁性基板上にオフセット構造を有す
る薄膜トランジスタとLDD構造を有する薄膜トランジ
スタとを形成することができ、その用途によって作り分
けることができる。
【0089】また、上記薄膜トランジスタの製造方法に
よって、液晶表示装置のパネル基板上に複数の薄膜トラ
ンジスタ22と補助容量23とを形成するとき、上記第
3実施形態と同様に、薄膜トランジスタ22と補助容量
23とを同一工程により形成することができる。このよ
うに、上記薄膜トランジスタ22と補助容量23とを同
一工程により製造することによって、製造工程を簡略化
することができる。また、上記薄膜トランジスタの製造
方法によって各画素毎に薄膜トランジスタ22と補助容
量23とが形成された液晶表示装置では、製造工程数を
増やすことなく、各画素のデータの保持特性を向上する
ことが可能となる。
よって、液晶表示装置のパネル基板上に複数の薄膜トラ
ンジスタ22と補助容量23とを形成するとき、上記第
3実施形態と同様に、薄膜トランジスタ22と補助容量
23とを同一工程により形成することができる。このよ
うに、上記薄膜トランジスタ22と補助容量23とを同
一工程により製造することによって、製造工程を簡略化
することができる。また、上記薄膜トランジスタの製造
方法によって各画素毎に薄膜トランジスタ22と補助容
量23とが形成された液晶表示装置では、製造工程数を
増やすことなく、各画素のデータの保持特性を向上する
ことが可能となる。
【0090】上記第1〜第4実施形態では、非晶質半導
体膜を結晶化するのにエキシマレーザを用いたが、他の
方式のレーザを用いてもよい。また、レーザ照射でな
く、他のエネルギービームを用いて加熱してもよい。
体膜を結晶化するのにエキシマレーザを用いたが、他の
方式のレーザを用いてもよい。また、レーザ照射でな
く、他のエネルギービームを用いて加熱してもよい。
【0091】また、上記第2実施形態では、ゲート電極
8を不純物注入マスクとして、不純物の注入を行った
が、不純物を注入したくない領域に予めフォトレジスト
で遮蔽して、オフセット領域以外に不純物が注入されな
いようにしてもよい。
8を不純物注入マスクとして、不純物の注入を行った
が、不純物を注入したくない領域に予めフォトレジスト
で遮蔽して、オフセット領域以外に不純物が注入されな
いようにしてもよい。
【0092】
【発明の効果】以上より明らかなように、請求項1の発
明の薄膜トランジスタの製造方法は、絶縁性基板上に不
純物注入領域を含む多結晶半導体膜を形成し、絶縁膜を
介してゲート電極を形成する薄膜トランジスタの製造方
法において、上記絶縁性基板上に非晶質半導体膜を形成
し、レーザ照射または加熱によって上記非晶質半導体膜
を結晶化して、多結晶半導体膜を形成し、上記多結晶半
導体膜を形成した後、その多結晶半導体膜の一部の領域
がレジストで遮蔽された状態で多結晶半導体膜に不純物
を注入して、不純物注入領域を形成し、上記レジストで
遮蔽された領域が上記不純物注入領域により両側から挟
まれるように不純物注入領域の一部を残して、上記多結
晶半導体膜をアイランド化した後、ゲート絶縁膜を成膜
し、加熱することによって、ゲート絶縁膜を緻密化する
と共に、上記不純物注入領域を活性化させて、不純物注
入領域にソース領域とドレイン領域とを形成し、上記多
結晶半導体膜のソース領域とドレイン領域との間に、ソ
ース領域側とドレイン領域側にオフセット領域を夫々設
けて、その両オフセット領域の間の領域に対応するゲー
ト絶縁膜上にゲート電極を形成したものである。
明の薄膜トランジスタの製造方法は、絶縁性基板上に不
純物注入領域を含む多結晶半導体膜を形成し、絶縁膜を
介してゲート電極を形成する薄膜トランジスタの製造方
法において、上記絶縁性基板上に非晶質半導体膜を形成
し、レーザ照射または加熱によって上記非晶質半導体膜
を結晶化して、多結晶半導体膜を形成し、上記多結晶半
導体膜を形成した後、その多結晶半導体膜の一部の領域
がレジストで遮蔽された状態で多結晶半導体膜に不純物
を注入して、不純物注入領域を形成し、上記レジストで
遮蔽された領域が上記不純物注入領域により両側から挟
まれるように不純物注入領域の一部を残して、上記多結
晶半導体膜をアイランド化した後、ゲート絶縁膜を成膜
し、加熱することによって、ゲート絶縁膜を緻密化する
と共に、上記不純物注入領域を活性化させて、不純物注
入領域にソース領域とドレイン領域とを形成し、上記多
結晶半導体膜のソース領域とドレイン領域との間に、ソ
ース領域側とドレイン領域側にオフセット領域を夫々設
けて、その両オフセット領域の間の領域に対応するゲー
ト絶縁膜上にゲート電極を形成したものである。
【0093】したがって、請求項1の発明の薄膜トラン
ジスタの製造方法によれば、非晶質半導体膜の成膜直後
にレーザ照射または加熱により多結晶化するので、多結
晶半導体膜中に不純物が拡散するのを極力抑えることが
でき、薄膜トランジスタの特性の悪化を低減することが
できる。また、上記不純物注入領域の活性化をゲート絶
縁膜の緻密化と同時に行うことができるので、製造工程
を増やすことなく、薄膜トランジスタを形成することが
できる。また、予めアライメント精度とエッチング精度
を考慮した上で、ゲート電極がソース,ドレイン領域に
一部分でも重ならないようにマスク設計を行うことによ
って、不純物注入領域およびゲート電極を形成するの
で、オフ電流を低減でき、薄膜トランジスタの特性の悪
化を防いで、液晶表示装置のパネル不良を低減すること
ができる。さらに、上記ゲート電極とソース,ドレイン
領域とのオフセット構造を容易に形成できるので、特に
オフ電流を低減することができる。
ジスタの製造方法によれば、非晶質半導体膜の成膜直後
にレーザ照射または加熱により多結晶化するので、多結
晶半導体膜中に不純物が拡散するのを極力抑えることが
でき、薄膜トランジスタの特性の悪化を低減することが
できる。また、上記不純物注入領域の活性化をゲート絶
縁膜の緻密化と同時に行うことができるので、製造工程
を増やすことなく、薄膜トランジスタを形成することが
できる。また、予めアライメント精度とエッチング精度
を考慮した上で、ゲート電極がソース,ドレイン領域に
一部分でも重ならないようにマスク設計を行うことによ
って、不純物注入領域およびゲート電極を形成するの
で、オフ電流を低減でき、薄膜トランジスタの特性の悪
化を防いで、液晶表示装置のパネル不良を低減すること
ができる。さらに、上記ゲート電極とソース,ドレイン
領域とのオフセット構造を容易に形成できるので、特に
オフ電流を低減することができる。
【0094】また、請求項2の発明の薄膜トランジスタ
の製造方法は、請求項1に記載の薄膜トランジスタの製
造方法において、上記ゲート電極を形成した後、上記ゲ
ート電極を遮蔽手段として、上記不純物注入領域を形成
したときの不純物よりも低濃度の不純物を少なくとも上
記オフセット領域に注入して、上記多結晶半導体膜の上
記オフセット領域に低濃度不純物注入領域を形成した
後、レーザ照射または加熱によって上記低濃度不純物注
入領域を活性化させるものである。
の製造方法は、請求項1に記載の薄膜トランジスタの製
造方法において、上記ゲート電極を形成した後、上記ゲ
ート電極を遮蔽手段として、上記不純物注入領域を形成
したときの不純物よりも低濃度の不純物を少なくとも上
記オフセット領域に注入して、上記多結晶半導体膜の上
記オフセット領域に低濃度不純物注入領域を形成した
後、レーザ照射または加熱によって上記低濃度不純物注
入領域を活性化させるものである。
【0095】したがって、請求項2の発明の薄膜トラン
ジスタの製造方法によれば、上記オフセット領域に、ド
レイン領域およびソース領域のドーパント濃度より低濃
度のドーパント濃度をゲート電極をマスクにセルフアラ
インで不純物を注入することによって形成されたLDD
領域にゲート電極がオーバーラップすることなく、LD
D領域を有する薄膜トランジスタを形成する。したがっ
て、生産性がよく、オフ特性に優れ、かつオン特性を向
上でき、しかも高耐圧・高信頼性で安定した特性を有す
る薄膜トランジスタを得ることができる。また、同一基
板上にオフセット構造を有する薄膜トランジスタとLD
D構造を有する薄膜トランジスタとを形成することがで
き、その用途によって作り分けることができる。
ジスタの製造方法によれば、上記オフセット領域に、ド
レイン領域およびソース領域のドーパント濃度より低濃
度のドーパント濃度をゲート電極をマスクにセルフアラ
インで不純物を注入することによって形成されたLDD
領域にゲート電極がオーバーラップすることなく、LD
D領域を有する薄膜トランジスタを形成する。したがっ
て、生産性がよく、オフ特性に優れ、かつオン特性を向
上でき、しかも高耐圧・高信頼性で安定した特性を有す
る薄膜トランジスタを得ることができる。また、同一基
板上にオフセット構造を有する薄膜トランジスタとLD
D構造を有する薄膜トランジスタとを形成することがで
き、その用途によって作り分けることができる。
【0096】また、請求項3の発明の薄膜トランジスタ
の製造方法は、請求項1または2に記載の薄膜トランジ
スタの製造方法において、上記多結晶半導体膜をアイラ
ンド化する工程のときに、上記ドレイン領域または上記
ソース領域となるいずれか一方の領域から延伸し、上記
絶縁性基板上に形成される補助容量の一方の電極となる
延伸部を形成するものである。
の製造方法は、請求項1または2に記載の薄膜トランジ
スタの製造方法において、上記多結晶半導体膜をアイラ
ンド化する工程のときに、上記ドレイン領域または上記
ソース領域となるいずれか一方の領域から延伸し、上記
絶縁性基板上に形成される補助容量の一方の電極となる
延伸部を形成するものである。
【0097】したがって、請求項3の発明の薄膜トラン
ジスタの製造方法によれば、上記ドレイン領域またはソ
ース領域の延伸部をその電極の一方とし、補助容量をド
レイン領域およびソース領域と同時に形成することがで
き、したがって、製造工程を増やすことなく、データの
保持特性に優れた薄膜トランジスタを製造することがで
きる。また、LDD構造を有する薄膜トランジスタを絶
縁性基板上に作製することによって、LDD領域の活性
化時にゲート配線の下部に位置する補助容量の電極の抵
抗とソース電極およびドレイン電極の抵抗とを作り分け
ることができる。
ジスタの製造方法によれば、上記ドレイン領域またはソ
ース領域の延伸部をその電極の一方とし、補助容量をド
レイン領域およびソース領域と同時に形成することがで
き、したがって、製造工程を増やすことなく、データの
保持特性に優れた薄膜トランジスタを製造することがで
きる。また、LDD構造を有する薄膜トランジスタを絶
縁性基板上に作製することによって、LDD領域の活性
化時にゲート配線の下部に位置する補助容量の電極の抵
抗とソース電極およびドレイン電極の抵抗とを作り分け
ることができる。
【0098】また、請求項4の発明の薄膜トランジスタ
は、絶縁性基板上に形成された非晶質半導体膜をレーザ
照射または加熱により結晶化させることによって形成さ
れた後、一部の領域がレジストで遮蔽された状態で不純
物が注入された不純物注入領域が形成され、次に、上記
レジストで遮蔽された領域が上記不純物注入領域により
両側から挟まれるように不純物注入領域の一部を残して
アイランド化された後、加熱によって活性化された不純
物注入領域にソース領域とドレイン領域とが形成された
多結晶半導体膜と、上記多結晶半導体膜の不純物注入領
域が加熱によって活性化される前に多結晶半導体膜上に
形成され、上記多結晶半導体膜の不純物注入領域を活性
化させたときに緻密化されたゲート絶縁膜と、上記多結
晶半導体膜のソース領域とドレイン領域との間に、ソー
ス領域側とドレイン領域側にオフセット領域を夫々設け
るように、その両オフセット領域の間の領域に対応する
ゲート絶縁膜上に形成されたゲート電極とを備えたもの
である。
は、絶縁性基板上に形成された非晶質半導体膜をレーザ
照射または加熱により結晶化させることによって形成さ
れた後、一部の領域がレジストで遮蔽された状態で不純
物が注入された不純物注入領域が形成され、次に、上記
レジストで遮蔽された領域が上記不純物注入領域により
両側から挟まれるように不純物注入領域の一部を残して
アイランド化された後、加熱によって活性化された不純
物注入領域にソース領域とドレイン領域とが形成された
多結晶半導体膜と、上記多結晶半導体膜の不純物注入領
域が加熱によって活性化される前に多結晶半導体膜上に
形成され、上記多結晶半導体膜の不純物注入領域を活性
化させたときに緻密化されたゲート絶縁膜と、上記多結
晶半導体膜のソース領域とドレイン領域との間に、ソー
ス領域側とドレイン領域側にオフセット領域を夫々設け
るように、その両オフセット領域の間の領域に対応する
ゲート絶縁膜上に形成されたゲート電極とを備えたもの
である。
【0099】したがって、請求項4の発明の薄膜トラン
ジスタによれば、非晶質半導体膜の成膜直後にレーザ照
射または加熱により多結晶化するので、多結晶半導体膜
中に不純物が拡散するのを極力抑えることができ、特性
の悪化を低減することができる。また、上記不純物注入
領域の活性化をゲート絶縁膜の緻密化と同時に行うこと
ができるので、製造工程を増やすことなく、薄膜トラン
ジスタを形成することができる。また、予めアライメン
ト精度とエッチング精度を考慮した上で、ゲート電極が
ソース,ドレイン領域に一部分でも重ならないようにマ
スク設計を行うことによって、不純物注入領域およびゲ
ート電極を形成するので、オフ電流を低減でき、特性の
悪化を防いで、この薄膜トランジスタを用いた液晶表示
装置のパネル不良を低減することができる。さらに、上
記ゲート電極とソース,ドレイン領域とのオフセット構
造を容易に形成できるので、特にオフ電流を低減するこ
とができる。
ジスタによれば、非晶質半導体膜の成膜直後にレーザ照
射または加熱により多結晶化するので、多結晶半導体膜
中に不純物が拡散するのを極力抑えることができ、特性
の悪化を低減することができる。また、上記不純物注入
領域の活性化をゲート絶縁膜の緻密化と同時に行うこと
ができるので、製造工程を増やすことなく、薄膜トラン
ジスタを形成することができる。また、予めアライメン
ト精度とエッチング精度を考慮した上で、ゲート電極が
ソース,ドレイン領域に一部分でも重ならないようにマ
スク設計を行うことによって、不純物注入領域およびゲ
ート電極を形成するので、オフ電流を低減でき、特性の
悪化を防いで、この薄膜トランジスタを用いた液晶表示
装置のパネル不良を低減することができる。さらに、上
記ゲート電極とソース,ドレイン領域とのオフセット構
造を容易に形成できるので、特にオフ電流を低減するこ
とができる。
【0100】また、請求項5の発明の薄膜トランジスタ
は、請求項4の薄膜トランジスタにおいて、上記ゲート
電極を遮蔽手段として、上記不純物注入領域を形成した
ときの不純物よりも低濃度の不純物を少なくとも上記オ
フセット領域に注入することによって、上記多結晶半導
体膜の上記オフセット領域に形成され、レーザ照射また
は加熱によって活性化された低濃度不純物注入領域を備
えたものである。
は、請求項4の薄膜トランジスタにおいて、上記ゲート
電極を遮蔽手段として、上記不純物注入領域を形成した
ときの不純物よりも低濃度の不純物を少なくとも上記オ
フセット領域に注入することによって、上記多結晶半導
体膜の上記オフセット領域に形成され、レーザ照射また
は加熱によって活性化された低濃度不純物注入領域を備
えたものである。
【0101】したがって、請求項5の発明の薄膜トラン
ジスタによれば、上記オフセット領域に、ドレイン領域
およびソース領域のドーパント濃度より低濃度のドーパ
ント濃度をゲート電極をマスクにセルフアラインで不純
物を注入することによってLDD構造を有することがで
き、ゲート電極をマスクにセルフアラインで不純物を注
入しているので、LDD領域にゲート電極がオーバーラ
ップすることなく、薄膜トランジスタを形成する。した
がって、生産性がよく、オフ特性に優れ、かつオン特性
を向上でき、しかも高耐圧・高信頼性で安定した特性を
有する薄膜トランジスタを実現することができる。ま
た、同一基板上にオフセット構造を有する薄膜トランジ
スタとLDD構造を有する薄膜トランジスタとを形成す
ることができ、その用途によって作り分けることができ
る。
ジスタによれば、上記オフセット領域に、ドレイン領域
およびソース領域のドーパント濃度より低濃度のドーパ
ント濃度をゲート電極をマスクにセルフアラインで不純
物を注入することによってLDD構造を有することがで
き、ゲート電極をマスクにセルフアラインで不純物を注
入しているので、LDD領域にゲート電極がオーバーラ
ップすることなく、薄膜トランジスタを形成する。した
がって、生産性がよく、オフ特性に優れ、かつオン特性
を向上でき、しかも高耐圧・高信頼性で安定した特性を
有する薄膜トランジスタを実現することができる。ま
た、同一基板上にオフセット構造を有する薄膜トランジ
スタとLDD構造を有する薄膜トランジスタとを形成す
ることができ、その用途によって作り分けることができ
る。
【0102】また、請求項6の発明の薄膜トランジスタ
は、請求項4または5の薄膜トランジスタにおいて、上
記多結晶半導体膜をアイランド化するとき、上記ドレイ
ン領域または上記ソース領域となるいずれか一方の領域
から延伸するように形成され、上記絶縁性基板上に形成
される補助容量の一方の電極となる延伸部を備えたもの
である。
は、請求項4または5の薄膜トランジスタにおいて、上
記多結晶半導体膜をアイランド化するとき、上記ドレイ
ン領域または上記ソース領域となるいずれか一方の領域
から延伸するように形成され、上記絶縁性基板上に形成
される補助容量の一方の電極となる延伸部を備えたもの
である。
【0103】したがって、請求項6の発明の薄膜トラン
ジスタによれば、上記ドレイン領域またはソース領域の
延伸部をその電極の一方とし、補助容量をドレイン領域
およびソース領域と同時に形成することができ、したが
って、製造工程を増やすことなく、データの保持特性を
向上することができる。また、LDD構造を有する薄膜
トランジスタを絶縁性基板上に作製することによって、
LDD領域の活性化時にゲート配線の下部に位置する補
助容量の電極の抵抗とソース電極およびドレイン電極の
抵抗とを作り分けることができる。
ジスタによれば、上記ドレイン領域またはソース領域の
延伸部をその電極の一方とし、補助容量をドレイン領域
およびソース領域と同時に形成することができ、したが
って、製造工程を増やすことなく、データの保持特性を
向上することができる。また、LDD構造を有する薄膜
トランジスタを絶縁性基板上に作製することによって、
LDD領域の活性化時にゲート配線の下部に位置する補
助容量の電極の抵抗とソース電極およびドレイン電極の
抵抗とを作り分けることができる。
【図1】 図1(a)〜(h)はこの発明の第1実施形態の
薄膜トランジスタの製造方法を示す工程図である。
薄膜トランジスタの製造方法を示す工程図である。
【図2】 図2は上記薄膜トランジスタが複数形成され
た液晶表示装置のパネル基板の底面の一部を示す図であ
る。
た液晶表示装置のパネル基板の底面の一部を示す図であ
る。
【図3】 図3は図2のIII−III線から見た薄膜トラン
ジスタの断面図である。
ジスタの断面図である。
【図4】 図4はこの発明の第2実施形態の薄膜トラン
ジスタの製造方法によって複数の薄膜トランジスタが形
成された液晶表示装置のパネル基板の底面の一部を示す
図である。
ジスタの製造方法によって複数の薄膜トランジスタが形
成された液晶表示装置のパネル基板の底面の一部を示す
図である。
【図5】 図5は図4のV−V線から見た上記薄膜トラン
ジスタの断面図である。
ジスタの断面図である。
【図6】 図6(a)〜(d)は上記薄膜トランジスタの製
造方法を示す工程図である。
造方法を示す工程図である。
【図7】 図7はこの発明の第3実施形態の薄膜トラン
ジスタの製造方法によって薄膜トランジスタおよび補助
容量が複数形成された液晶表示装置のパネル基板の底面
の一部を示す図である。
ジスタの製造方法によって薄膜トランジスタおよび補助
容量が複数形成された液晶表示装置のパネル基板の底面
の一部を示す図である。
【図8】 図8は図7のVIII−VIII線から見た上記薄膜
トランジスタの断面図である。
トランジスタの断面図である。
【図9】 図9は図7のIX−IX線から見た上記補助容量
の断面図である。
の断面図である。
【図10】 図10(a)〜(g)は上記薄膜トランジスタ
および補助容量の製造工程を示す工程図である。
および補助容量の製造工程を示す工程図である。
【図11】 図11(a)〜(d)はこの発明の第4実施形
態の薄膜トランジスタの製造方法を示す工程図である。
態の薄膜トランジスタの製造方法を示す工程図である。
【図12】 図12は従来の薄膜トランジスタの製造方
法によって複数の薄膜トランジスタが形成された液晶表
示装置のパネル基板の底面の一部を示す図である。
法によって複数の薄膜トランジスタが形成された液晶表
示装置のパネル基板の底面の一部を示す図である。
【図13】 図13は図7のXIII−XIII線から見た上記
薄膜トランジスタの断面図である。
薄膜トランジスタの断面図である。
【図14】 図14(a)〜(g)は上記薄膜トランジスタ
の製造工程を示す工程図である。
の製造工程を示す工程図である。
【図15】 図15は従来の薄膜トランジスタの不純物
注入領域の上層にゲート電極がオーバーラップした状態
を示す断面図である。
注入領域の上層にゲート電極がオーバーラップした状態
を示す断面図である。
1,15,17,22…薄膜トランジスタ、3a…非晶質
半導体膜、3b…多結晶半導体膜、3c…アイランド化
された多結晶半導体膜、4…フォトレジスト膜、5a…
ソース領域、6a…ドレイン領域、7…ゲート絶縁膜、
8…ゲート電極、9…オフセット領域、10…層間絶縁
膜、11…コンタクトホール、12…画素電極、13…
走査信号線、14…データ信号線、16…LDD領域、
18…補助容量、21…不純物注入領域、25…延伸
部。
半導体膜、3b…多結晶半導体膜、3c…アイランド化
された多結晶半導体膜、4…フォトレジスト膜、5a…
ソース領域、6a…ドレイン領域、7…ゲート絶縁膜、
8…ゲート電極、9…オフセット領域、10…層間絶縁
膜、11…コンタクトホール、12…画素電極、13…
走査信号線、14…データ信号線、16…LDD領域、
18…補助容量、21…不純物注入領域、25…延伸
部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 29/78 627D
Claims (6)
- 【請求項1】 絶縁性基板上に不純物注入領域を含む多
結晶半導体膜を形成し、絶縁膜を介してゲート電極を形
成する薄膜トランジスタの製造方法において、 上記絶縁性基板上に非晶質半導体膜を形成する工程と、 レーザ照射または加熱によって、上記非晶質半導体膜を
結晶化させて、多結晶半導体膜を形成する工程と、 上記多結晶半導体膜を形成した後、上記多結晶半導体膜
の一部の領域がレジストで遮蔽された状態で上記多結晶
半導体膜に不純物を注入して、不純物注入領域を形成す
る工程と、 上記不純物注入領域を形成した後、上記レジストで遮蔽
された領域が上記不純物注入領域により両側から挟まれ
るように上記不純物注入領域の一部を残して、上記多結
晶半導体膜をアイランド化する工程と、 上記アイランド化された多結晶半導体膜上にゲート絶縁
膜を形成する工程と、 加熱によって、上記ゲート絶縁膜を緻密化すると共に、
上記不純物注入領域を活性化させて、上記不純物注入領
域にソース領域とドレイン領域とを形成する工程と、 上記多結晶半導体膜の上記ソース領域と上記ドレイン領
域との間に、上記ソース領域側と上記ドレイン領域側に
オフセット領域を夫々設けて、その両オフセット領域の
間の領域に対応する上記ゲート絶縁膜上にゲート電極を
形成する工程とを有することを特徴とする薄膜トランジ
スタの製造方法。 - 【請求項2】 請求項1に記載の薄膜トランジスタの製
造方法において、 上記ゲート電極を形成した後、上記ゲート電極を遮蔽手
段として、上記不純物注入領域を形成したときの上記不
純物よりも低濃度の不純物を少なくとも上記オフセット
領域に注入して、上記多結晶半導体膜の上記オフセット
領域に低濃度不純物注入領域を形成する工程と、 上記低濃度不純物注入領域を形成した後、レーザ照射ま
たは加熱によって、上記低濃度不純物注入領域を活性化
させる工程とを有することを特徴とする薄膜トランジス
タの製造方法。 - 【請求項3】 請求項1または2に記載の薄膜トランジ
スタの製造方法において、 上記多結晶半導体膜をアイランド化する工程のときに、
上記ドレイン領域または上記ソース領域となるいずれか
一方の領域から延伸し、上記絶縁性基板上に形成される
補助容量の一方の電極となる延伸部を形成することを特
徴とする薄膜トランジスタの製造方法。 - 【請求項4】 絶縁性基板上に形成された非晶質半導体
膜をレーザ照射または加熱により結晶化させることによ
って形成され、その結晶化後に一部の領域がレジストで
遮蔽された状態で不純物が注入された不純物注入領域が
形成され、上記レジストで遮蔽された領域が上記不純物
注入領域により両側から挟まれるように上記不純物注入
領域の一部を残してアイランド化された後、加熱によっ
て活性化された上記不純物注入領域にソース領域とドレ
イン領域とが形成された多結晶半導体膜と、 上記多結晶半導体膜の上記不純物注入領域が加熱によっ
て活性化される前に上記多結晶半導体膜上に形成され、
上記多結晶半導体膜の上記不純物注入領域を活性化させ
たときに緻密化されたゲート絶縁膜と、 上記多結晶半導体膜の上記ソース領域と上記ドレイン領
域との間に、上記ソース領域側と上記ドレイン領域側に
オフセット領域を夫々設けるように、その両オフセット
領域の間の領域に対応する上記ゲート絶縁膜上に形成さ
れたゲート電極とを備えたことを特徴とする薄膜トラン
ジスタ。 - 【請求項5】 請求項4に記載の薄膜トランジスタにお
いて、 上記ゲート電極を遮蔽手段として、上記不純物注入領域
を形成したときの上記不純物よりも低濃度の不純物を少
なくとも上記オフセット領域に注入することによって、
上記多結晶半導体膜の上記オフセット領域に形成され、
レーザ照射または加熱によって活性化された低濃度不純
物注入領域を備えたことを特徴とする薄膜トランジス
タ。 - 【請求項6】 請求項4または5に記載の薄膜トランジ
スタにおいて、 上記多結晶半導体膜をアイランド化するとき、上記ドレ
イン領域または上記ソース領域となるいずれか一方の領
域から延伸するように形成され、上記絶縁性基板上に形
成される補助容量の一方の電極となる延伸部を備えたこ
とを特徴とする薄膜トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23600497A JPH1187714A (ja) | 1997-09-01 | 1997-09-01 | 薄膜トランジスタの製造方法および薄膜トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23600497A JPH1187714A (ja) | 1997-09-01 | 1997-09-01 | 薄膜トランジスタの製造方法および薄膜トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1187714A true JPH1187714A (ja) | 1999-03-30 |
Family
ID=16994374
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23600497A Pending JPH1187714A (ja) | 1997-09-01 | 1997-09-01 | 薄膜トランジスタの製造方法および薄膜トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1187714A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001007110A (ja) * | 1999-06-22 | 2001-01-12 | Semiconductor Energy Lab Co Ltd | 配線材料およびこれを用いた配線を備えた半導体装置およびその作製方法 |
KR100815894B1 (ko) * | 2001-09-21 | 2008-03-21 | 엘지.필립스 엘시디 주식회사 | Ldd구조의 cmos 다결정 실리콘 박막트랜지스터의제조방법 |
JP2008103609A (ja) * | 2006-10-20 | 2008-05-01 | Hitachi Displays Ltd | 画像表示装置とその製造方法 |
CN100431149C (zh) * | 2000-06-28 | 2008-11-05 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
US8357611B2 (en) | 1999-06-22 | 2013-01-22 | Semiconductor Energy Laboratory Co., Ltd. | Wiring material, semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof |
-
1997
- 1997-09-01 JP JP23600497A patent/JPH1187714A/ja active Pending
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