JP2658850B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JP2658850B2 JP2658850B2 JP5327111A JP32711193A JP2658850B2 JP 2658850 B2 JP2658850 B2 JP 2658850B2 JP 5327111 A JP5327111 A JP 5327111A JP 32711193 A JP32711193 A JP 32711193A JP 2658850 B2 JP2658850 B2 JP 2658850B2
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- drain
- thin film
- film transistor
- polysilicon
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Description
【０００１】
【産業上の利用分野】本発明は主としてＩＣやＬＳＩ、
特にＳＲＡＭの負荷素子や液晶デバイスに用いられてい
るポリシリコン薄膜トランジスタに関するものである。
特にＳＲＡＭの負荷素子や液晶デバイスに用いられてい
るポリシリコン薄膜トランジスタに関するものである。
【０００２】
【従来の技術】近年、ポリシリコン膜は薄膜トランジス
タ（以下ＴＦＴと称する）の材料などとしてが注目され
ている。特にＳＲＡＭにおける負荷素子やアクティブマ
トリックス型ＬＣＤにおけるスイッチ素子等への応用が
さかんである。
タ（以下ＴＦＴと称する）の材料などとしてが注目され
ている。特にＳＲＡＭにおける負荷素子やアクティブマ
トリックス型ＬＣＤにおけるスイッチ素子等への応用が
さかんである。
【０００３】従来の技術について図４（ａ）、（ｂ）を
用いて説明する。
用いて説明する。
【０００４】図４（ａ）に示すものは特開昭６４−８９
４６４号公報に示された例である。図４（ａ）ではプレ
ーナ型のＳＯＩＭＯＳＦＥＴ構造であり、薄膜トランジ
スタの活性層はポリシリコンではなく単結晶シリコン薄
膜として示されている。本公知例では単結晶シリコン基
板１上にＣＶＤ酸化膜１２を１μｍ堆積し、次にポリシ
リコン膜を０．０５μｍ堆積した後レーザ・ビーム・ア
ニール法等を用いて単結晶化させ、次いで加速電圧１０
ＫｅＶ、ドース１Ｅ１２ｃｍ-2でＢでイオン注入しｐ型
ＳＯＩ単結晶シリコン層１３を形成する。さらに熱酸化
を行いゲート酸化膜１４を２５ｎｍ形成し、ゲート電極
のポリシリコン膜を堆積しパターニングする。次ぎにＣ
ＶＤ酸化膜を０．７μｍ堆積しＲＩＥによりエッチバッ
クし、ゲート電極の側壁にＣＶＤ酸化膜１７をサイドウ
オール状に形成する。該サイドウオールを用い、セルフ
アラインでソース、ドレインのｎ＋不純物Ａｓをイオン
注入する。最後に不純物の活性化のアニールを行い、ソ
ース、ドレイン接合１６をゲート端よりオフセットさせ
た位置に形成する。これにより活性層内接合部付近での
電界を緩和させ、ＳＯＩデバイスで特に問題となるイン
パクトイオン化を弱め、Ｋｉｎｋを防止し耐圧低下の程
度を低減したＳＯＩデバイス構造となっている。
４６４号公報に示された例である。図４（ａ）ではプレ
ーナ型のＳＯＩＭＯＳＦＥＴ構造であり、薄膜トランジ
スタの活性層はポリシリコンではなく単結晶シリコン薄
膜として示されている。本公知例では単結晶シリコン基
板１上にＣＶＤ酸化膜１２を１μｍ堆積し、次にポリシ
リコン膜を０．０５μｍ堆積した後レーザ・ビーム・ア
ニール法等を用いて単結晶化させ、次いで加速電圧１０
ＫｅＶ、ドース１Ｅ１２ｃｍ-2でＢでイオン注入しｐ型
ＳＯＩ単結晶シリコン層１３を形成する。さらに熱酸化
を行いゲート酸化膜１４を２５ｎｍ形成し、ゲート電極
のポリシリコン膜を堆積しパターニングする。次ぎにＣ
ＶＤ酸化膜を０．７μｍ堆積しＲＩＥによりエッチバッ
クし、ゲート電極の側壁にＣＶＤ酸化膜１７をサイドウ
オール状に形成する。該サイドウオールを用い、セルフ
アラインでソース、ドレインのｎ＋不純物Ａｓをイオン
注入する。最後に不純物の活性化のアニールを行い、ソ
ース、ドレイン接合１６をゲート端よりオフセットさせ
た位置に形成する。これにより活性層内接合部付近での
電界を緩和させ、ＳＯＩデバイスで特に問題となるイン
パクトイオン化を弱め、Ｋｉｎｋを防止し耐圧低下の程
度を低減したＳＯＩデバイス構造となっている。
【０００５】図４（ｂ）は特開昭６３−１０７０６８号
公報に示された例である。図４（ｂ）では液晶デバイス
としては良く知られている順スタガード型のポリシリＴ
ＦＴである。ガラス、または石英、サファイア等の絶縁
基板１８上にドナーあるいはアクセプタとなる不純物を
添加したポリシリコン薄膜から成るソース領域１９、及
びドレイン領域２０が形成してある。さらに前述したソ
ース領域１９、ドレイン領域２０の上側と接して、両者
を結ぶようにチャネル領域となるポリシリコン薄膜２１
が形成されている。また金属、透明導電膜等から成るソ
ース電極２２、ドレイン電極２３がそれぞれソース領域
１９、ドレイン領域２０と接している。さらにチャネル
領域とゲート絶縁膜２４を挟んで金属または透明導電膜
等のゲート電極２５が形成されている。この構造は従
来、ソース、ドレイン領域からの不純物の拡散がオフ電
流に影響を与えるためソース、ドレイン領域の不純物濃
度を下げると逆に抵抗が上昇する等の問題点に対して、
チャネル領域は高抵抗に保ちつつ、寄生抵抗を小さくす
ることができることを特徴とする薄膜トランジスタの例
である。
公報に示された例である。図４（ｂ）では液晶デバイス
としては良く知られている順スタガード型のポリシリＴ
ＦＴである。ガラス、または石英、サファイア等の絶縁
基板１８上にドナーあるいはアクセプタとなる不純物を
添加したポリシリコン薄膜から成るソース領域１９、及
びドレイン領域２０が形成してある。さらに前述したソ
ース領域１９、ドレイン領域２０の上側と接して、両者
を結ぶようにチャネル領域となるポリシリコン薄膜２１
が形成されている。また金属、透明導電膜等から成るソ
ース電極２２、ドレイン電極２３がそれぞれソース領域
１９、ドレイン領域２０と接している。さらにチャネル
領域とゲート絶縁膜２４を挟んで金属または透明導電膜
等のゲート電極２５が形成されている。この構造は従
来、ソース、ドレイン領域からの不純物の拡散がオフ電
流に影響を与えるためソース、ドレイン領域の不純物濃
度を下げると逆に抵抗が上昇する等の問題点に対して、
チャネル領域は高抵抗に保ちつつ、寄生抵抗を小さくす
ることができることを特徴とする薄膜トランジスタの例
である。
【０００６】
【発明が解決しようとする課題】従来の技術で述べた例
は以下に記す効果が見られる。
は以下に記す効果が見られる。
【０００７】初めに図４（ａ）に示した半導体装置では
トランジスタ部はプレーナ型の薄膜トランジスタであ
り、そのソース、ドレイン層がゲート電極サイドのサイ
ドウオール構造によるセルフアラインイオン注入により
ゲート電極よりオフセットされた位置に形成することが
できる。これにより活性層内接合部付近での電界を緩和
させ、ＳＯＩデバイス等で特に問題となるインパクトイ
オン化を弱め、Ｋｉｎｋを防止し耐圧低下の程度を低減
したＳＯＩデバイス構造となっている。
トランジスタ部はプレーナ型の薄膜トランジスタであ
り、そのソース、ドレイン層がゲート電極サイドのサイ
ドウオール構造によるセルフアラインイオン注入により
ゲート電極よりオフセットされた位置に形成することが
できる。これにより活性層内接合部付近での電界を緩和
させ、ＳＯＩデバイス等で特に問題となるインパクトイ
オン化を弱め、Ｋｉｎｋを防止し耐圧低下の程度を低減
したＳＯＩデバイス構造となっている。
【０００８】次ぎに図４（ｂ）に示した薄膜トランジス
タではソース、ドレイン領域を従来のプレーナ型と異な
り、独立したソース、ドレイン領域を不純物の添加され
たポリシリコン膜を用いる順スタガード型構造とするこ
とによりソース、ドレイン領域からの不純物の拡散を抑
え、チャネル領域は高抵抗に保ちつつ、寄生抵抗を小さ
くすることができるメリットを有している。
タではソース、ドレイン領域を従来のプレーナ型と異な
り、独立したソース、ドレイン領域を不純物の添加され
たポリシリコン膜を用いる順スタガード型構造とするこ
とによりソース、ドレイン領域からの不純物の拡散を抑
え、チャネル領域は高抵抗に保ちつつ、寄生抵抗を小さ
くすることができるメリットを有している。
【０００９】しかし、次に記す欠点が生じる。
【００１０】前者ではＳＯＩ構造または薄膜トランジス
タとして示されたドレイン接合端の電界の緩和はゲート
電極端からソース、ドレイン接合をオフセットさせた位
置に形成している。このためドレイン端での接合の電界
緩和はＫｉｎｋ防止や耐圧低下低減に役にたつが、ソー
ス側にもオフセットが形成され、オフセット抵抗が付加
されてしまい、オン電流の低下を招いてしまう。
タとして示されたドレイン接合端の電界の緩和はゲート
電極端からソース、ドレイン接合をオフセットさせた位
置に形成している。このためドレイン端での接合の電界
緩和はＫｉｎｋ防止や耐圧低下低減に役にたつが、ソー
ス側にもオフセットが形成され、オフセット抵抗が付加
されてしまい、オン電流の低下を招いてしまう。
【００１１】また、完全空乏型ＳＯＩ構造するとソー
ス、ドレインの層抵抗が急激に上昇し、この要因でもオ
ン電流が低下することとなってしまう。
ス、ドレインの層抵抗が急激に上昇し、この要因でもオ
ン電流が低下することとなってしまう。
【００１２】また、後者ではゲート電極がソース、ドレ
イン間上をすべて覆うかたちで形成されておりチャネル
領域内でのソース、ドレイン接合での電界は前者の例に
比べれば比較的強く、逆に前者で問題になっていた耐圧
低下等を招きやすい薄膜トランジスタやＳＯＩ構造の基
本的な問題点は解決されない。
イン間上をすべて覆うかたちで形成されておりチャネル
領域内でのソース、ドレイン接合での電界は前者の例に
比べれば比較的強く、逆に前者で問題になっていた耐圧
低下等を招きやすい薄膜トランジスタやＳＯＩ構造の基
本的な問題点は解決されない。
【００１３】
【課題を解決するための手段】本発明の薄膜トランジス
タは絶縁基板上に、ソース電極及びドレイン電極を不純
物がドープされたポリシリコンを用いること、薄膜トラ
ンジスタの活性層のポリシリコン膜は該ソース、ドレイ
ン電極とは独立して形成されること、活性層のポリシリ
コン膜中の接合は該ソース、ドレイン電極のドープされ
たポリシリコンからの不純物拡散によって該活性層の該
ソース、ドレイン電極間の平坦部分に形成すること、ソ
ース接合はゲート電極下に形成し、ドレイン接合はゲー
ト電極からオフセットされた位置に形成することを特徴
とする。
タは絶縁基板上に、ソース電極及びドレイン電極を不純
物がドープされたポリシリコンを用いること、薄膜トラ
ンジスタの活性層のポリシリコン膜は該ソース、ドレイ
ン電極とは独立して形成されること、活性層のポリシリ
コン膜中の接合は該ソース、ドレイン電極のドープされ
たポリシリコンからの不純物拡散によって該活性層の該
ソース、ドレイン電極間の平坦部分に形成すること、ソ
ース接合はゲート電極下に形成し、ドレイン接合はゲー
ト電極からオフセットされた位置に形成することを特徴
とする。
【００１４】また、本発明の薄膜トランジスタでは、上
記した構造以外に、不純物のドープされた下層ドレイン
電極が活性層のポリシリコン膜下層に絶縁膜を介して前
記ドレイン電極と電気的に接続されて存在していても良
い。
記した構造以外に、不純物のドープされた下層ドレイン
電極が活性層のポリシリコン膜下層に絶縁膜を介して前
記ドレイン電極と電気的に接続されて存在していても良
い。
【００１５】
【実施例】次に本発明の実施例につき図面を用いて説明
する。
する。
【００１６】図１は本発明の一実施例である。本トラン
ジスタは、Ｎ−ｃｈ薄膜トランジスタ（以下ＴＦＴと称
す）を示す。初めにＳｉ基板１の上に絶縁膜のシリコン
酸化膜２の６００ｎｍ形成し、さらにＳｉに対してキャ
リアとなる不純物のドープされたアモルファスシリコン
膜を低圧化学気相成長法（以下ＬＰＣＶＤ法と称す）で
原料ガスにＳｉ2 Ｈ6 ／ＰＨ3 を用いて膜厚１５０ｎｍ
堆積しリソグラフ技術で所定の位置にパターニングして
ソース電極３、ドレイン電極４を形成する。次にアモル
ファスシリコン膜をＬＰＣＶＤで原料にＳｉ2 Ｈ6 を用
いて成長温度５００℃で膜厚４０ｎｍ成長させる。これ
を窒素雰囲気中で６００℃、１２時間の熱処理を行いア
モルファスシリコンを結晶化させて、活性層ポリシリコ
ン膜５を形成する。次にゲート酸化膜６をＣＶＤで堆積
した後、ゲート電極のポリシリコン膜１５０ｎｍを堆積
し、ドレイン電極からオフセットした位置に、ゲート端
が配されるようにゲート電極７をパターニングして形成
する。次にノンドープの（Ｓｉに対してキャリアとして
働く不純物を含まない）絶縁膜８、例えばシリコン酸化
膜やフッ素含有低誘電率シリコン酸化膜を膜厚２００ｎ
ｍ堆積する。この後、層間膜９を形成し、９００℃、３
０分の熱処理を施して不純物の活性化と活性層ポリシリ
コン膜５内にソース、ドレイン接合を形成する。このと
きソース電極３とドレイン電極４の不純物がドープされ
たポリシリコン膜から活性層のポリシリコン膜側へ不純
物が拡散しソース、ドレイン接合を形成する。この時、
ｎ型のリンは９００℃、３０分の熱処理で活性層中のポ
リシリコン膜内に約０．２５μｍ拡散する。このためゲ
ート端はドレイン電極端よりも約０．２５μｍ程度以上
は離しておいた方が良い。
ジスタは、Ｎ−ｃｈ薄膜トランジスタ（以下ＴＦＴと称
す）を示す。初めにＳｉ基板１の上に絶縁膜のシリコン
酸化膜２の６００ｎｍ形成し、さらにＳｉに対してキャ
リアとなる不純物のドープされたアモルファスシリコン
膜を低圧化学気相成長法（以下ＬＰＣＶＤ法と称す）で
原料ガスにＳｉ2 Ｈ6 ／ＰＨ3 を用いて膜厚１５０ｎｍ
堆積しリソグラフ技術で所定の位置にパターニングして
ソース電極３、ドレイン電極４を形成する。次にアモル
ファスシリコン膜をＬＰＣＶＤで原料にＳｉ2 Ｈ6 を用
いて成長温度５００℃で膜厚４０ｎｍ成長させる。これ
を窒素雰囲気中で６００℃、１２時間の熱処理を行いア
モルファスシリコンを結晶化させて、活性層ポリシリコ
ン膜５を形成する。次にゲート酸化膜６をＣＶＤで堆積
した後、ゲート電極のポリシリコン膜１５０ｎｍを堆積
し、ドレイン電極からオフセットした位置に、ゲート端
が配されるようにゲート電極７をパターニングして形成
する。次にノンドープの（Ｓｉに対してキャリアとして
働く不純物を含まない）絶縁膜８、例えばシリコン酸化
膜やフッ素含有低誘電率シリコン酸化膜を膜厚２００ｎ
ｍ堆積する。この後、層間膜９を形成し、９００℃、３
０分の熱処理を施して不純物の活性化と活性層ポリシリ
コン膜５内にソース、ドレイン接合を形成する。このと
きソース電極３とドレイン電極４の不純物がドープされ
たポリシリコン膜から活性層のポリシリコン膜側へ不純
物が拡散しソース、ドレイン接合を形成する。この時、
ｎ型のリンは９００℃、３０分の熱処理で活性層中のポ
リシリコン膜内に約０．２５μｍ拡散する。このためゲ
ート端はドレイン電極端よりも約０．２５μｍ程度以上
は離しておいた方が良い。
【００１７】本発明の構造を用いることにより、チャネ
ル領域を薄膜化でき完全空乏型ＴＦＴを形成できかつソ
ース、ドレイン領域は比較的に厚いためソース、ドレイ
ン抵抗も小さい（従来のプレーナ型で薄膜化していくと
ソース、ドレイン領域の抵抗はキロオームオーダー以上
になってしまうが、本発明の用いると数１０オームオー
ダーまで低下させられる。）さらにドレイン接合端がゲ
ート電極端からオフセットされた位置にありかつ完全空
乏型ＴＦＴであるために電界緩和の効果によって高耐圧
化（従来構造に比べて２〜３Ｖ以上は耐圧向上）が図ら
れ、インパクトイオン化にも強い。さらにドレイン接合
端だけがオフセットされているため、従来例にも示した
ソース側のオフセット抵抗はない。
ル領域を薄膜化でき完全空乏型ＴＦＴを形成できかつソ
ース、ドレイン領域は比較的に厚いためソース、ドレイ
ン抵抗も小さい（従来のプレーナ型で薄膜化していくと
ソース、ドレイン領域の抵抗はキロオームオーダー以上
になってしまうが、本発明の用いると数１０オームオー
ダーまで低下させられる。）さらにドレイン接合端がゲ
ート電極端からオフセットされた位置にありかつ完全空
乏型ＴＦＴであるために電界緩和の効果によって高耐圧
化（従来構造に比べて２〜３Ｖ以上は耐圧向上）が図ら
れ、インパクトイオン化にも強い。さらにドレイン接合
端だけがオフセットされているため、従来例にも示した
ソース側のオフセット抵抗はない。
【００１８】次に本発明の第２の実施例について図２を
参照して説明する。まず図２には本発明のｎ−ｃｈＴＦ
Ｔを示す。初めにＳｉ基板１の上に絶縁膜のシリコン酸
化膜２を６００ｎｍ形成するところまでは実施例１と共
通である。この後実施例と異なるのはソース、ドレイン
電極よりも先に活性層となるポリシリコン膜を先に形成
することである。形成方法は実施例１と同様に、まずア
モルファスシリコン膜をＬＰＣＶＤで原料にＳｉ2 Ｈ6
を用いて成長温度５００℃で膜厚４０ｎｍ成長させる。
これを窒素雰囲気中で６００℃、１２時間の熱処理を行
いアモルファスシリコンを結晶化させて、活性層ポリシ
リコン膜５を形成する。このときソース電極、ドレイン
電極よりも先に活性層のポリシリコン膜を形成するため
６００℃の熱処理後、さらにポリシリコン膜の結晶性を
改善するために下地基板が許せる条件であれば、さらに
熱処理を加えても良い（例えば、１１５０℃、１時間
等）。次にソース電極３、ドレイン電極４となる不純物
のドープされたポリシリコン膜を膜厚１５０ｎｍ堆積
し、パターニングし、ゲート絶縁膜６をＣＶＤで堆積す
る。この後は実施例１と同様のプロセスを経て薄膜トラ
ンジスタを完成させる。
参照して説明する。まず図２には本発明のｎ−ｃｈＴＦ
Ｔを示す。初めにＳｉ基板１の上に絶縁膜のシリコン酸
化膜２を６００ｎｍ形成するところまでは実施例１と共
通である。この後実施例と異なるのはソース、ドレイン
電極よりも先に活性層となるポリシリコン膜を先に形成
することである。形成方法は実施例１と同様に、まずア
モルファスシリコン膜をＬＰＣＶＤで原料にＳｉ2 Ｈ6
を用いて成長温度５００℃で膜厚４０ｎｍ成長させる。
これを窒素雰囲気中で６００℃、１２時間の熱処理を行
いアモルファスシリコンを結晶化させて、活性層ポリシ
リコン膜５を形成する。このときソース電極、ドレイン
電極よりも先に活性層のポリシリコン膜を形成するため
６００℃の熱処理後、さらにポリシリコン膜の結晶性を
改善するために下地基板が許せる条件であれば、さらに
熱処理を加えても良い（例えば、１１５０℃、１時間
等）。次にソース電極３、ドレイン電極４となる不純物
のドープされたポリシリコン膜を膜厚１５０ｎｍ堆積
し、パターニングし、ゲート絶縁膜６をＣＶＤで堆積す
る。この後は実施例１と同様のプロセスを経て薄膜トラ
ンジスタを完成させる。
【００１９】本発明の構造を用いることにより、実施例
１にも示した様にチャネル領域を薄膜化でき完全空乏型
ＴＦＴを形成できかつソース、ドレイン領域は比較的に
厚いためソース、ドレイン抵抗も小さい。さらにドレイ
ン接合端がゲート電極端からオフセットされた位置にあ
りかつ完全空乏型ＴＦＴであるために電界緩和の効果に
よって高耐圧化が図られ、インパクトイオン化にも強
い。さらにドレイン接合端だけがオフセットされている
ため、従来例にも示したソース側のオフセット抵抗はな
い。さらに加える熱処理条件によっては非常に高品質な
ポリシリコン膜が得られ、低リーク電流化と共に高移動
度化が図られる（例えば１１５０℃、１時間の熱処理を
加えれば実施例１に比べてもリーク電流で約１／２、電
界効果移動度は約２０〜３０％程度は向上する。
１にも示した様にチャネル領域を薄膜化でき完全空乏型
ＴＦＴを形成できかつソース、ドレイン領域は比較的に
厚いためソース、ドレイン抵抗も小さい。さらにドレイ
ン接合端がゲート電極端からオフセットされた位置にあ
りかつ完全空乏型ＴＦＴであるために電界緩和の効果に
よって高耐圧化が図られ、インパクトイオン化にも強
い。さらにドレイン接合端だけがオフセットされている
ため、従来例にも示したソース側のオフセット抵抗はな
い。さらに加える熱処理条件によっては非常に高品質な
ポリシリコン膜が得られ、低リーク電流化と共に高移動
度化が図られる（例えば１１５０℃、１時間の熱処理を
加えれば実施例１に比べてもリーク電流で約１／２、電
界効果移動度は約２０〜３０％程度は向上する。
【００２０】次に本発明の第３の実施例について図３を
参照して説明する。本実施例では作製プロセスが示され
ている。
参照して説明する。本実施例では作製プロセスが示され
ている。
【００２１】初めに図３（ａ）について説明する。まず
Ｓｉ基板１の上に絶縁膜のシリコン酸化膜２を６００ｎ
ｍ形成する。さらにＳｉに対してキャリアとなる不純物
のドープされたアモルファスシリコン膜をＬＰＣＶＤ法
で原料ガスにＳｉ2 Ｈ6 ／ＰＨ3 を用いて膜厚１５０ｎ
ｍ堆積しリソグラフ技術で所定の位置にパターニングし
て下層ドレイン電極４’を形成する。次に、ＴＦＴの下
層に配する下層シリコン酸化膜１０をＣＶＤ法で膜厚３
００ｎｍ堆積し平坦化を行い、ドレイン電極と接続する
ためのコンタクトホール１１を形成する。
Ｓｉ基板１の上に絶縁膜のシリコン酸化膜２を６００ｎ
ｍ形成する。さらにＳｉに対してキャリアとなる不純物
のドープされたアモルファスシリコン膜をＬＰＣＶＤ法
で原料ガスにＳｉ2 Ｈ6 ／ＰＨ3 を用いて膜厚１５０ｎ
ｍ堆積しリソグラフ技術で所定の位置にパターニングし
て下層ドレイン電極４’を形成する。次に、ＴＦＴの下
層に配する下層シリコン酸化膜１０をＣＶＤ法で膜厚３
００ｎｍ堆積し平坦化を行い、ドレイン電極と接続する
ためのコンタクトホール１１を形成する。
【００２２】次に、図３（ｂ）について説明する。図３
（ａ）まで作製してきた基板上にソース、ドレイン電極
用の不純物のドープされたアモルファスシリコン膜を堆
積し、所定の形状にパターニングし、図３（ｂ）に示す
ように、ソース電極３、ドレイン電極４を形成する。こ
の後は実施例１と同様のプロセスを経て図３（ｃ）の構
造を作製する。本構造ではゲート電極とドレイン接合間
のオフセット領域の下層にシリコン酸化膜を隔ててドレ
イン電極と同電位を印加できる構造になっているため
に、実施例１に示した効果と共にそれ以上にドレイン端
での電界緩和が可能となり、耐圧等の改善が可能とな
る。
（ａ）まで作製してきた基板上にソース、ドレイン電極
用の不純物のドープされたアモルファスシリコン膜を堆
積し、所定の形状にパターニングし、図３（ｂ）に示す
ように、ソース電極３、ドレイン電極４を形成する。こ
の後は実施例１と同様のプロセスを経て図３（ｃ）の構
造を作製する。本構造ではゲート電極とドレイン接合間
のオフセット領域の下層にシリコン酸化膜を隔ててドレ
イン電極と同電位を印加できる構造になっているため
に、実施例１に示した効果と共にそれ以上にドレイン端
での電界緩和が可能となり、耐圧等の改善が可能とな
る。
【００２３】
【発明の効果】上述したように本発明の薄膜トランジス
タを用いることにより、完全空乏型の薄膜トランジスタ
をソース、ドレイン領域の抵抗が小さいまま実現できか
つ、ドレイン側のみにオフセット構造をもつために（ソ
ース側にオフセット抵抗が付加されることなく）ドレイ
ン接合部の電界が緩和され耐圧が向上する。またソー
ス、ドレイン電極をアクセプタまたはドナーとなる不純
物がドープされたポリシリコン膜を用いることによりイ
オン注入無しの簡略されたプロセスが可能となる。また
実施例２では実施例１よりも高温プロセスに向くため、
熱処理次第ではさらに低リーク化や高移動度化が図られ
るし、また実施例３にも示したように積極的に下層ドレ
イン電極構造を用いることにより、さらなる耐圧改善が
可能となる等の効果がある。
タを用いることにより、完全空乏型の薄膜トランジスタ
をソース、ドレイン領域の抵抗が小さいまま実現できか
つ、ドレイン側のみにオフセット構造をもつために（ソ
ース側にオフセット抵抗が付加されることなく）ドレイ
ン接合部の電界が緩和され耐圧が向上する。またソー
ス、ドレイン電極をアクセプタまたはドナーとなる不純
物がドープされたポリシリコン膜を用いることによりイ
オン注入無しの簡略されたプロセスが可能となる。また
実施例２では実施例１よりも高温プロセスに向くため、
熱処理次第ではさらに低リーク化や高移動度化が図られ
るし、また実施例３にも示したように積極的に下層ドレ
イン電極構造を用いることにより、さらなる耐圧改善が
可能となる等の効果がある。
【図１】本発明の第１実施例図。
【図２】本発明の第２実施例図。
【図３】本発明の第３実施例図。
【図４】従来の薄膜トランジスタ図。
１ シリコン基板 ２ シリコン酸化膜 ３ ソース電極用ドープトポリシリコン膜 ４ ドレイン電極用ドープトポリシリコン膜 ４’ 下層ドレイン電極用ドープトポリシリコン ５ 活性層ポリシリコン膜 ６ ゲート絶縁膜 ７ ゲート電極用ポリシリコン膜 ８ 低誘電率絶縁膜 ９ 層間膜 １０ 下層シリコン酸化膜 １１ コンタクトホール １２ ＣＶＤ酸化膜 １３ ｐ型単結晶シリコン膜 １４ ゲート酸化膜 １５ ゲート電極 １６ ｎ＋ソース・ドレイン領域 １７ ゲート側壁ＣＶＤ酸化膜 １８ 基盤 １９ ソース領域 ２０ ドレイン領域 ２１ チャネル領域 ２２ ソース電極 ２３ ドレイン電極 ２４ ゲート絶縁膜 ２５ ゲート電極
Claims (4)
- 【請求項１】 絶縁基板上に形成されたポリシリコン薄
膜トランジスタであって、ソース電極及びドレイン電極
を不純物がドープされたポリシリコン膜で構成し、薄膜
トランジスタの活性層のポリシリコン膜は該ソース、ド
レイン電極とは独立して形成されてソース電極及びドレ
イン電極間を結んでおり、活性層のポリシリコン膜中の
接合は該ソース、ドレイン電極のドープされたポリシリ
コンからの不純物拡散によって該活性層のポリシリコン
膜の該ソース電極とドレイン電極の間の平坦部分に形成
され、ソース接合はゲート電極下に形成され、ドレイン
接合はゲート電極からオフセットされた位置に形成され
ていることを特徴とする薄膜トランジスタ。 - 【請求項２】 請求項１の薄膜トランジスタにおいて、
ソース、ドレイン電極を独立して形成した後に、活性層
のポリシリコン膜を該ソース、ドレイン電極上に被覆す
る構造とした薄膜トランジスタ。 - 【請求項３】 請求項１の薄膜トランジスタにおいて、
活性層のポリシリコン膜を形成した後に、不純物をドー
プしたソース、ドレイン電極を該活性層ポリシリコン膜
上のソース、ドレイン領域となるところに被覆する構造
とした薄膜トランジスタ。 - 【請求項４】 請求項１又は２の薄膜トランジスタにお
いて、不純物のドープされた下層ドレイン電極が活性層
のポリシリコン膜下層に絶縁膜を介して前記ドレイン電
極と電気的に接続されて存在している薄膜トランジス
タ。
Priority Applications (1)
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|---|---|---|---|
| JP5327111A JP2658850B2 (ja) | 1993-12-24 | 1993-12-24 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327111A JP2658850B2 (ja) | 1993-12-24 | 1993-12-24 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183520A JPH07183520A (ja) | 1995-07-21 |
| JP2658850B2 true JP2658850B2 (ja) | 1997-09-30 |
Family
ID=18195422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5327111A Expired - Lifetime JP2658850B2 (ja) | 1993-12-24 | 1993-12-24 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658850B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (5)
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-
1993
- 1993-12-24 JP JP5327111A patent/JP2658850B2/ja not_active Expired - Lifetime
Also Published As
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