JP2842505B2 - 薄膜トランジスタとその製造方法 - Google Patents
薄膜トランジスタとその製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＳＲＡＭの負荷素子や
液晶デバイスに用いられる薄膜トランジスタおよびその
製造方法に関し、特に、完全空乏型（fully-depletion-
type）の薄膜トランジスタおよびその製造方法に関す
る。
液晶デバイスに用いられる薄膜トランジスタおよびその
製造方法に関し、特に、完全空乏型（fully-depletion-
type）の薄膜トランジスタおよびその製造方法に関す
る。
【０００２】
【従来の技術】近年、薄膜トランジスタ（以下、適宜Ｔ
ＦＴと記す）は、ＳＲＡＭにおける負荷素子やアクティ
ブマトリックス型ＬＣＤにおけるスイッチング素子等に
多用されている。このＴＦＴの従来技術について図５
（ａ）、（ｂ）を参照して説明する。図５は、従来のプ
レーナ構造上部ゲート型薄膜トランジスタの構造を示す
断面図であり、図５（ａ）には、ＴＦＴボディ膜が約１
００ｎｍより厚い場合の例が示されている。本従来例を
形成するには、初めにシリコン基板１の上にシリコン酸
化膜２を膜厚約６００ｎｍに堆積する。
ＦＴと記す）は、ＳＲＡＭにおける負荷素子やアクティ
ブマトリックス型ＬＣＤにおけるスイッチング素子等に
多用されている。このＴＦＴの従来技術について図５
（ａ）、（ｂ）を参照して説明する。図５は、従来のプ
レーナ構造上部ゲート型薄膜トランジスタの構造を示す
断面図であり、図５（ａ）には、ＴＦＴボディ膜が約１
００ｎｍより厚い場合の例が示されている。本従来例を
形成するには、初めにシリコン基板１の上にシリコン酸
化膜２を膜厚約６００ｎｍに堆積する。
【０００３】次に、シラン（ＳｉＨ4 ）ガスを原料に用
い、堆積温度を５５０℃とした減圧化学気相成長（ＬＰ
ＣＶＤ）法により基板上に非晶質シリコンを堆積した
後、窒素雰囲気中で６００℃、１２時間の熱処理を施し
てポリシリコン膜３を形成し、これをＴＦＴボディ膜と
する。次に、ＣＶＤ酸化膜を堆積してゲート酸化膜７を
形成し、さらにポリシリコン膜よりなるゲート電極８を
形成する。
い、堆積温度を５５０℃とした減圧化学気相成長（ＬＰ
ＣＶＤ）法により基板上に非晶質シリコンを堆積した
後、窒素雰囲気中で６００℃、１２時間の熱処理を施し
てポリシリコン膜３を形成し、これをＴＦＴボディ膜と
する。次に、ＣＶＤ酸化膜を堆積してゲート酸化膜７を
形成し、さらにポリシリコン膜よりなるゲート電極８を
形成する。
【０００４】その後、ゲート電極をマスクとして不純物
のイオン注入を行いソース・ドレイン領域となる不純物
拡散層を形成する。例えば、ｎチャネル型トランジスタ
の場合、リンイオンを、加速エネルギー：７０ｋｅＶ、
ドーズ量：２×１０15cm-2の条件で注入する。次いで、
シリコン酸化膜（図示なし）を堆積し、不純物活性化の
熱処理を行った後、さらに通常のＭＯＳプロセスを適用
して本従来例の作製を完了する。
のイオン注入を行いソース・ドレイン領域となる不純物
拡散層を形成する。例えば、ｎチャネル型トランジスタ
の場合、リンイオンを、加速エネルギー：７０ｋｅＶ、
ドーズ量：２×１０15cm-2の条件で注入する。次いで、
シリコン酸化膜（図示なし）を堆積し、不純物活性化の
熱処理を行った後、さらに通常のＭＯＳプロセスを適用
して本従来例の作製を完了する。
【０００５】図５の（ａ）の従来例では、ＴＦＴボディ
膜となるポリシリコンの膜厚が厚いためＴＦＴ特性に影
響を与える結晶粒径も比較的大きく（〜約２μｍ）、Ｔ
ＦＴのオン特性は良好である。しかし、反面チャネル部
分のポリシリコンの膜厚が厚くドレイン接合面積も大き
いため、リーク電流が大きく、またソース−ドレイン間
耐圧も低くなる欠点を有している。
膜となるポリシリコンの膜厚が厚いためＴＦＴ特性に影
響を与える結晶粒径も比較的大きく（〜約２μｍ）、Ｔ
ＦＴのオン特性は良好である。しかし、反面チャネル部
分のポリシリコンの膜厚が厚くドレイン接合面積も大き
いため、リーク電流が大きく、またソース−ドレイン間
耐圧も低くなる欠点を有している。
【０００６】上記問題点を改善するために一般的に行わ
れている解決策はＴＦＴチャネル部のポリシリコン膜厚
の薄膜化である。この例について図５（ｂ）を用いて説
明する。一般にポリシリコン膜はその作製方法にもよる
が、ＬＰＣＶＤ法で堆積するとノンドープ膜であっても
ややｐ型寄りで、濃度換算では〜１０17cm-3程度であ
る。このため、前述した問題点を解決するための手段の
一つとしてのチャネル領域の完全空乏化にはポリシリコ
ンの膜厚を５０〜７０ｎｍ以下に設定する必要がある。
れている解決策はＴＦＴチャネル部のポリシリコン膜厚
の薄膜化である。この例について図５（ｂ）を用いて説
明する。一般にポリシリコン膜はその作製方法にもよる
が、ＬＰＣＶＤ法で堆積するとノンドープ膜であっても
ややｐ型寄りで、濃度換算では〜１０17cm-3程度であ
る。このため、前述した問題点を解決するための手段の
一つとしてのチャネル領域の完全空乏化にはポリシリコ
ンの膜厚を５０〜７０ｎｍ以下に設定する必要がある。
【０００７】このため、図５（ｂ）のＴＦＴでは、前述
とほぼ同じプロセスを経て、ＴＦＴボディとなるポリシ
リコン膜３の厚さを６５ｎｍとしている。このようにし
て作製したＴＦＴ特性では先述した問題点はかなり改善
される。これに関する特性図を図６に示す。ＴＦＴボデ
ィ膜の膜厚を１５０ｎｍとした場合と６５ｎｍの場合の
ゲート電圧−ドレイン電流（Ｉｄ−Ｖｇ）の関係を図６
（ａ）に、ドレイン電圧−ドレイン電流（Ｉｄ−Ｖｄ）
の関係を図６（ｂ）に示す。図６より明らかなように、
上述した問題点がＴＦＴボディ膜を薄膜化することによ
って改善されている。
とほぼ同じプロセスを経て、ＴＦＴボディとなるポリシ
リコン膜３の厚さを６５ｎｍとしている。このようにし
て作製したＴＦＴ特性では先述した問題点はかなり改善
される。これに関する特性図を図６に示す。ＴＦＴボデ
ィ膜の膜厚を１５０ｎｍとした場合と６５ｎｍの場合の
ゲート電圧−ドレイン電流（Ｉｄ−Ｖｇ）の関係を図６
（ａ）に、ドレイン電圧−ドレイン電流（Ｉｄ−Ｖｄ）
の関係を図６（ｂ）に示す。図６より明らかなように、
上述した問題点がＴＦＴボディ膜を薄膜化することによ
って改善されている。
【０００８】また、特開昭６１−１０５８７０号公報に
は、ＴＦＴボディ膜であるポリシリコン膜のゲート電極
形成個所の表面に酸素イオンを注入して酸化膜を形成し
これをゲート酸化膜として用いるようにして、欠陥の多
いＣＶＤ酸化膜をゲート酸化膜として用いた場合の不都
合を回避する手法が提案されている。
は、ＴＦＴボディ膜であるポリシリコン膜のゲート電極
形成個所の表面に酸素イオンを注入して酸化膜を形成し
これをゲート酸化膜として用いるようにして、欠陥の多
いＣＶＤ酸化膜をゲート酸化膜として用いた場合の不都
合を回避する手法が提案されている。
【０００９】
【発明が解決しようとする課題】図５（ａ）に示した構
造のＴＦＴでは、ＴＦＴボディ膜となるポリシリコン膜
の膜厚が厚く、ドレイン端での接合面積が大きいため、
リーク電流が大きくなり、さらにチャネルが完全空乏化
しないために、バックチャネルによるリーク電流の増加
やサブスレショルド特性の悪化等の問題点があり、また
ドレイン接合端での強電界によってひきおこされるイン
パクトイオン化によるソース−ドレイン間耐圧の劣化や
しきい値のドレイン電圧依存性などの問題点があった。
造のＴＦＴでは、ＴＦＴボディ膜となるポリシリコン膜
の膜厚が厚く、ドレイン端での接合面積が大きいため、
リーク電流が大きくなり、さらにチャネルが完全空乏化
しないために、バックチャネルによるリーク電流の増加
やサブスレショルド特性の悪化等の問題点があり、また
ドレイン接合端での強電界によってひきおこされるイン
パクトイオン化によるソース−ドレイン間耐圧の劣化や
しきい値のドレイン電圧依存性などの問題点があった。
【００１０】また、図５（ａ）の従来例の改善例である
図５（ｂ）のＴＦＴ構造でも次のような問題が起こる。
ＴＦＴボディ膜となるポリシリコン膜をＬＰＣＶＤ法で
形成する際に、膜厚が７０ｎｍより薄膜化するとポリシ
リコン膜の結晶性が低下（結晶粒径の小粒径化、配向性
のランダム配向化）する。このため、キャリア移動度の
低下、しきい値の増加、さらに不純物の活性化率の低下
によりソース、ドレイン拡散層の層抵抗の異常増加、コ
ンタクト抵抗の増加等が引き起こされ、その結果、トラ
ンジスタ駆動能力の低下を招くなどの問題点が生じてし
まう。
図５（ｂ）のＴＦＴ構造でも次のような問題が起こる。
ＴＦＴボディ膜となるポリシリコン膜をＬＰＣＶＤ法で
形成する際に、膜厚が７０ｎｍより薄膜化するとポリシ
リコン膜の結晶性が低下（結晶粒径の小粒径化、配向性
のランダム配向化）する。このため、キャリア移動度の
低下、しきい値の増加、さらに不純物の活性化率の低下
によりソース、ドレイン拡散層の層抵抗の異常増加、コ
ンタクト抵抗の増加等が引き起こされ、その結果、トラ
ンジスタ駆動能力の低下を招くなどの問題点が生じてし
まう。
【００１１】また、特開昭６１−１０５８７０号公報に
て提案されたＴＦＴ構造では、ゲート酸化膜がイオン注
入によって形成されるものであるため、薄い膜を形成す
ることが困難でしきい値を低くすることができず、また
しきい値のばらつきが大きくなるという問題点があっ
た。さらに、イオン注入による酸化膜では良質の酸化膜
を形成することが困難でトランジスタの信頼性低下とい
う問題が起こる。また、この構造では、ドレイン領域下
にＴＦＴボディ基板電極となる高不純物濃度領域の形成
が困難になるという欠点もあった。
て提案されたＴＦＴ構造では、ゲート酸化膜がイオン注
入によって形成されるものであるため、薄い膜を形成す
ることが困難でしきい値を低くすることができず、また
しきい値のばらつきが大きくなるという問題点があっ
た。さらに、イオン注入による酸化膜では良質の酸化膜
を形成することが困難でトランジスタの信頼性低下とい
う問題が起こる。また、この構造では、ドレイン領域下
にＴＦＴボディ基板電極となる高不純物濃度領域の形成
が困難になるという欠点もあった。
【００１２】
【課題を解決するための手段】上記各問題点を解決する
ため、本発明によれば、チャネル領域、ソース・ドレイ
ン領域およびゲート電極を備え、絶縁基板または絶縁膜
上に形成され、少なくともチャネル領域下にはソース・
ドレイン領域下の部分から隆起した絶縁膜が形成されて
おり該隆起した絶縁膜によりチャネル領域がソース・ド
レイン領域よりも薄く形成され、かつ、前記ドレイン領
域下には、薄膜トランジスタボディ基板電極となる前記
ドレイン領域の導電型とは異なる導電型の高不純物濃度
の拡散層が形成されていることを特徴とする薄膜トラン
ジスタが提供される。
ため、本発明によれば、チャネル領域、ソース・ドレイ
ン領域およびゲート電極を備え、絶縁基板または絶縁膜
上に形成され、少なくともチャネル領域下にはソース・
ドレイン領域下の部分から隆起した絶縁膜が形成されて
おり該隆起した絶縁膜によりチャネル領域がソース・ド
レイン領域よりも薄く形成され、かつ、前記ドレイン領
域下には、薄膜トランジスタボディ基板電極となる前記
ドレイン領域の導電型とは異なる導電型の高不純物濃度
の拡散層が形成されていることを特徴とする薄膜トラン
ジスタが提供される。
【００１３】また、本発明によれば、絶縁基板または絶
縁膜上に半導体薄膜を形成する工程と、半導体薄膜のチ
ャネル領域となる部分の下部に酸素イオンを注入し熱処
理を行って部分的に酸化膜を形成する工程と、将来ドレ
イン領域が形成される領域下に不純物イオンを注入し
て、薄膜トランジスタボディ基板電極となるドレイン領
域の導電型とは異なる導電型の高不純物濃度領域を形成
する工程と、ゲート電極を形成する工程と、ソース・ド
レイン領域に不純物を導入する工程と、を備えることを
特徴とする薄膜トランジスタの製造方法が提供される。
縁膜上に半導体薄膜を形成する工程と、半導体薄膜のチ
ャネル領域となる部分の下部に酸素イオンを注入し熱処
理を行って部分的に酸化膜を形成する工程と、将来ドレ
イン領域が形成される領域下に不純物イオンを注入し
て、薄膜トランジスタボディ基板電極となるドレイン領
域の導電型とは異なる導電型の高不純物濃度領域を形成
する工程と、ゲート電極を形成する工程と、ソース・ド
レイン領域に不純物を導入する工程と、を備えることを
特徴とする薄膜トランジスタの製造方法が提供される。
【００１４】次に、本発明の参考例について図面を参照
して説明する。 ［第１の参考例］ 図１は、本発明の第１の参考例の製造工程の各段階を示
す工程断面図である。本参考例はｐチャネル型ＴＦＴに
関するものであって、まず、シリコン基板１上に膜厚６
００ｎｍのシリコン酸化膜２を形成し、その上に原料ガ
スとしてＳｉ2Ｈ6 を用い、堆積温度を５００℃として
ＬＰＣＶＤ（減圧気相成長）法により、膜厚２００ｎｍ
のアモルファスシリコン膜を成長させる。
して説明する。 ［第１の参考例］ 図１は、本発明の第１の参考例の製造工程の各段階を示
す工程断面図である。本参考例はｐチャネル型ＴＦＴに
関するものであって、まず、シリコン基板１上に膜厚６
００ｎｍのシリコン酸化膜２を形成し、その上に原料ガ
スとしてＳｉ2Ｈ6 を用い、堆積温度を５００℃として
ＬＰＣＶＤ（減圧気相成長）法により、膜厚２００ｎｍ
のアモルファスシリコン膜を成長させる。
【００１５】次に、窒素雰囲気中において６００℃、１
２時間の熱処理を行ってアモルファスシリコンを結晶化
させ、活性層となるポリシリコン膜３を形成する。次い
で、フォトレジスト等によりチャネル領域部のみに開口
を有するマスク４を形成し、酸素イオンを、加速エネル
ギー：１００ｋｅＶ、ドーズ量：７×１０17ｃｍ-2、基
板温度：５５０℃の条件で注入し、ポリシリコン膜３の
チャネル領域となる部分の底部に酸素イオン注入層５を
形成する［図１（ａ）］。本参考例では、酸素のイオン
注入の投影飛程がポリシリコン膜表面より約２２０ｎｍ
程度の深さに設定されている。
２時間の熱処理を行ってアモルファスシリコンを結晶化
させ、活性層となるポリシリコン膜３を形成する。次い
で、フォトレジスト等によりチャネル領域部のみに開口
を有するマスク４を形成し、酸素イオンを、加速エネル
ギー：１００ｋｅＶ、ドーズ量：７×１０17ｃｍ-2、基
板温度：５５０℃の条件で注入し、ポリシリコン膜３の
チャネル領域となる部分の底部に酸素イオン注入層５を
形成する［図１（ａ）］。本参考例では、酸素のイオン
注入の投影飛程がポリシリコン膜表面より約２２０ｎｍ
程度の深さに設定されている。
【００１６】次に、０．２％の酸素を含むアルゴン雰囲
気中において、１３００℃、６時間の熱処理を行って、
将来チャネル領域となるポリシリコン膜の下部にシリコ
ン酸化膜６を形成する［図１（ｂ）］。上述のように、
注入酸素の投影飛程がポリシリコン膜３の表面から２２
０ｎｍ程度の深さに設定されているため、シリコン酸化
膜６は、下地のシリコン酸化膜２上にアイランド状に形
成される。このとき、ポリシリコン膜の表面が約５０ｎ
ｍ酸化されるため、ＴＦＴのチャネル部のポリシリコン
の膜厚は約５０ｎｍとなる。
気中において、１３００℃、６時間の熱処理を行って、
将来チャネル領域となるポリシリコン膜の下部にシリコ
ン酸化膜６を形成する［図１（ｂ）］。上述のように、
注入酸素の投影飛程がポリシリコン膜３の表面から２２
０ｎｍ程度の深さに設定されているため、シリコン酸化
膜６は、下地のシリコン酸化膜２上にアイランド状に形
成される。このとき、ポリシリコン膜の表面が約５０ｎ
ｍ酸化されるため、ＴＦＴのチャネル部のポリシリコン
の膜厚は約５０ｎｍとなる。
【００１７】ポリシリコン膜３の表面に形成されたシリ
コン酸化膜を除去し、ＣＶＤ法によりシリコン酸化膜を
２０ｎｍの厚さに堆積してゲート酸化膜７を形成する。
このゲート酸化膜は熱酸化法により形成してもよい。そ
の場合、例えば、ドライＯ2雰囲気中での１１５０℃の
熱処理が行われる。ゲート酸化膜７上に不純物のドープ
された膜厚２００ｎｍのポリシリコン膜を形成しこれを
パターニングしてゲート電極８を形成する。次に、ドレ
イン領域側にオフセット形成用のマスクを形成し、ソー
ス・ドレイン領域を形成するためにボロンイオンを、加
速エネルギー：３０ｋｅＶ、ドーズ量：１×１０15ｃｍ
-2の条件で注入する。続いて、薄いシリコン酸化膜、層
間絶縁膜（いずれも図示なし）を形成し、８００℃の熱
処理を３０分間行って注入イオンの活性化処理を行った
後、コンタクトホールを形成し、Ａｌ電極を形成して第
１の参考例のＴＦＴの製造を完了する。
コン酸化膜を除去し、ＣＶＤ法によりシリコン酸化膜を
２０ｎｍの厚さに堆積してゲート酸化膜７を形成する。
このゲート酸化膜は熱酸化法により形成してもよい。そ
の場合、例えば、ドライＯ2雰囲気中での１１５０℃の
熱処理が行われる。ゲート酸化膜７上に不純物のドープ
された膜厚２００ｎｍのポリシリコン膜を形成しこれを
パターニングしてゲート電極８を形成する。次に、ドレ
イン領域側にオフセット形成用のマスクを形成し、ソー
ス・ドレイン領域を形成するためにボロンイオンを、加
速エネルギー：３０ｋｅＶ、ドーズ量：１×１０15ｃｍ
-2の条件で注入する。続いて、薄いシリコン酸化膜、層
間絶縁膜（いずれも図示なし）を形成し、８００℃の熱
処理を３０分間行って注入イオンの活性化処理を行った
後、コンタクトホールを形成し、Ａｌ電極を形成して第
１の参考例のＴＦＴの製造を完了する。
【００１８】上記のように構成することにより、チャネ
ル領域を薄膜化することができ（本参考例においては、
膜厚約５０ｎｍ）、完全空乏型のＴＦＴを実現できる。
さらに、ソース、ドレイン領域は比較的に厚い（本参考
例においては、膜厚約２００ｎｍ）ため、ソース、ドレ
イン抵抗を低く抑えることができる。すなわち、プレー
ナ型の従来例ではＴＦＴボディを薄膜化した場合にはソ
ース、ドレイン抵抗はキロオームオーダとなってしまう
が、本参考例では数１０オームオーダにまで低減化する
ことができる。
ル領域を薄膜化することができ（本参考例においては、
膜厚約５０ｎｍ）、完全空乏型のＴＦＴを実現できる。
さらに、ソース、ドレイン領域は比較的に厚い（本参考
例においては、膜厚約２００ｎｍ）ため、ソース、ドレ
イン抵抗を低く抑えることができる。すなわち、プレー
ナ型の従来例ではＴＦＴボディを薄膜化した場合にはソ
ース、ドレイン抵抗はキロオームオーダとなってしまう
が、本参考例では数１０オームオーダにまで低減化する
ことができる。
【００１９】さらに、ドレイン接合部がゲート電極端か
らオフセットされた位置にあり、かつ完全空乏型ＴＦＴ
であるために電界緩和の効果は大きく、インパクトイオ
ンによる耐圧劣化を防止することができる（従来構造の
ものに比較して２〜３Ｖ以上の耐圧向上を実現できる）
とともにドレイン接合面積の縮小にともなってリーク電
流を低減化することができる。
らオフセットされた位置にあり、かつ完全空乏型ＴＦＴ
であるために電界緩和の効果は大きく、インパクトイオ
ンによる耐圧劣化を防止することができる（従来構造の
ものに比較して２〜３Ｖ以上の耐圧向上を実現できる）
とともにドレイン接合面積の縮小にともなってリーク電
流を低減化することができる。
【００２０】［第２の参考例］ 図２は、本発明の第２の参考例の製造工程の各段階を示
す工程断面図である。本参考例はｎチャネル型ＴＦＴに
関するものであって、まず、シリコン基板１上に膜厚６
００ｎｍのシリコン酸化膜２を形成し、その上に原料ガ
スとしてＳｉ2Ｈ6 を用い、反応室温度を５００℃とし
てＬＰＣＶＤ法により、膜厚２００ｎｍのアモルファス
シリコン膜を成長させる。
す工程断面図である。本参考例はｎチャネル型ＴＦＴに
関するものであって、まず、シリコン基板１上に膜厚６
００ｎｍのシリコン酸化膜２を形成し、その上に原料ガ
スとしてＳｉ2Ｈ6 を用い、反応室温度を５００℃とし
てＬＰＣＶＤ法により、膜厚２００ｎｍのアモルファス
シリコン膜を成長させる。
【００２１】次に、窒素雰囲気中において６００℃、１
２時間の熱処理を行ってアモルファスシリコンを結晶化
させ、活性層となるポリシリコン膜３を形成する。続い
て、ｎチャネル型ＴＦＴの活性層となるポリシリコン膜
の底部全体に、酸素イオンを、加速エネルギー：７０ｋ
ｅＶ、ドーズ量：５×１０17ｃｍ-2、基板温度：５５０
℃の条件で注入して第１酸素イオン注入層５ａを形成す
る［図２（ａ）］。
２時間の熱処理を行ってアモルファスシリコンを結晶化
させ、活性層となるポリシリコン膜３を形成する。続い
て、ｎチャネル型ＴＦＴの活性層となるポリシリコン膜
の底部全体に、酸素イオンを、加速エネルギー：７０ｋ
ｅＶ、ドーズ量：５×１０17ｃｍ-2、基板温度：５５０
℃の条件で注入して第１酸素イオン注入層５ａを形成す
る［図２（ａ）］。
【００２２】次に、フォトレジスト等によりチャネル領
域部のみに開口を有するマスク４を形成し、酸素イオン
を、加速エネルギー：５０ｋｅＶ、ドーズ量：７×１０
17ｃｍ-2、基板温度：５５０℃の条件で注入し、ポリシ
リコン膜３のチャネル領域となる部分の底部に第２酸素
イオン注入層５ｂを形成する［図２（ｂ）］。次に、
０．２％の酸素を含むアルゴン雰囲気中において、１３
００℃、６時間の熱処理を行って、ポリシリコン膜のＴ
ＦＴ形成領域の底部に、将来チャネル領域となる部分の
下部に隆起部を有するシリコン酸化膜６ａを形成する。
このとき、ポリシリコン膜の表面が約５０ｎｍ酸化され
るため、これを除去する［図２（ｃ）］。
域部のみに開口を有するマスク４を形成し、酸素イオン
を、加速エネルギー：５０ｋｅＶ、ドーズ量：７×１０
17ｃｍ-2、基板温度：５５０℃の条件で注入し、ポリシ
リコン膜３のチャネル領域となる部分の底部に第２酸素
イオン注入層５ｂを形成する［図２（ｂ）］。次に、
０．２％の酸素を含むアルゴン雰囲気中において、１３
００℃、６時間の熱処理を行って、ポリシリコン膜のＴ
ＦＴ形成領域の底部に、将来チャネル領域となる部分の
下部に隆起部を有するシリコン酸化膜６ａを形成する。
このとき、ポリシリコン膜の表面が約５０ｎｍ酸化され
るため、これを除去する［図２（ｃ）］。
【００２３】次に、ＣＶＤ法によりシリコン酸化膜を２
０ｎｍの厚さに堆積してゲート酸化膜７を形成し、この
ゲート酸化膜上にｎ型不純物のドープされた膜厚２００
ｎｍのポリシリコン膜を形成しこれをパターニングして
ゲート電極８を形成する。次に、ドレイン領域側にオフ
セット形成用のマスクを形成し、ソース・ドレイン領域
を形成するためにリンイオンを、加速エネルギー：５０
ｋｅＶ、ドーズ量：１×１０15ｃｍ-2の条件で注入す
る。続いて、シリコン酸化膜、層間絶縁膜（いずれも図
示なし）を形成し、８００℃の熱処理を３０分間行って
注入イオンを活性化した後、コンタクトホールを形成
し、Ａｌ電極を形成して第２の参考例のＴＦＴの製造を
完了する。
０ｎｍの厚さに堆積してゲート酸化膜７を形成し、この
ゲート酸化膜上にｎ型不純物のドープされた膜厚２００
ｎｍのポリシリコン膜を形成しこれをパターニングして
ゲート電極８を形成する。次に、ドレイン領域側にオフ
セット形成用のマスクを形成し、ソース・ドレイン領域
を形成するためにリンイオンを、加速エネルギー：５０
ｋｅＶ、ドーズ量：１×１０15ｃｍ-2の条件で注入す
る。続いて、シリコン酸化膜、層間絶縁膜（いずれも図
示なし）を形成し、８００℃の熱処理を３０分間行って
注入イオンを活性化した後、コンタクトホールを形成
し、Ａｌ電極を形成して第２の参考例のＴＦＴの製造を
完了する。
【００２４】第２の参考例は上記のように構成されてい
るので、第１の参考例と同様の効果を奏することができ
るほか、本参考例を適用することにより、同一面内のポ
リシリコンでｎチャネル型トランジスタとｐチャネル型
トランジスタとをそれぞれ最適の条件で形成できるよう
になる。
るので、第１の参考例と同様の効果を奏することができ
るほか、本参考例を適用することにより、同一面内のポ
リシリコンでｎチャネル型トランジスタとｐチャネル型
トランジスタとをそれぞれ最適の条件で形成できるよう
になる。
【００２５】
【実施例】 次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］ 図３は、本発明の第１の実施例の製造工程の各段階を示
す工程断面図である。まず、シリコン基板１上に膜厚６
００ｎｍのシリコン酸化膜２を形成し、その上に原料ガ
スとしてＳｉ2 Ｈ6 を用い、堆積温度を５００℃として
ＬＰＣＶＤ法により、膜厚１００ｎｍのアモルファスシ
リコン膜を成長させ、続いて、窒素雰囲気中において６
００℃、１２時間の熱処理を行ってポリシリコン膜３ａ
を形成する。次に、このポリシリコン膜３ａの表面に薄
いシリコン窒化膜９を形成し、フォトリソグラフィ技法
を適用してシリコン窒化膜９に窓明けを行う。続いて、
酸化性雰囲気中において熱処理を行って、シリコン窒化
膜９の窓明け部分のポリシリコン膜３ａを全膜厚にわた
って酸化してアイランド形状のシリコン酸化膜６ｂを形
成する［図３（ａ）］。
て説明する。 ［第１の実施例］ 図３は、本発明の第１の実施例の製造工程の各段階を示
す工程断面図である。まず、シリコン基板１上に膜厚６
００ｎｍのシリコン酸化膜２を形成し、その上に原料ガ
スとしてＳｉ2 Ｈ6 を用い、堆積温度を５００℃として
ＬＰＣＶＤ法により、膜厚１００ｎｍのアモルファスシ
リコン膜を成長させ、続いて、窒素雰囲気中において６
００℃、１２時間の熱処理を行ってポリシリコン膜３ａ
を形成する。次に、このポリシリコン膜３ａの表面に薄
いシリコン窒化膜９を形成し、フォトリソグラフィ技法
を適用してシリコン窒化膜９に窓明けを行う。続いて、
酸化性雰囲気中において熱処理を行って、シリコン窒化
膜９の窓明け部分のポリシリコン膜３ａを全膜厚にわた
って酸化してアイランド形状のシリコン酸化膜６ｂを形
成する［図３（ａ）］。
【００２６】シリコン窒化膜９をウェット法により除去
しポリシリコン膜３ａ上の自然酸化膜を除去した後、再
びＳｉ2 Ｈ6 を原料とするＬＰＣＶＤ法により、膜厚５
０ｎｍのアモルファスシリコン膜３ｂ′を成長させる
［図３（ｂ）］。次に、窒素雰囲気中において６００
℃、１２時間の熱処理を行ってアモルファスシリコンを
結晶化させ、活性層となるポリシリコン膜３ｂを形成す
る［図３（ｃ）］。
しポリシリコン膜３ａ上の自然酸化膜を除去した後、再
びＳｉ2 Ｈ6 を原料とするＬＰＣＶＤ法により、膜厚５
０ｎｍのアモルファスシリコン膜３ｂ′を成長させる
［図３（ｂ）］。次に、窒素雰囲気中において６００
℃、１２時間の熱処理を行ってアモルファスシリコンを
結晶化させ、活性層となるポリシリコン膜３ｂを形成す
る［図３（ｃ）］。
【００２７】次に、ポリシリコン膜３ｂの表面にＣＶＤ
法または熱酸化法によりにより膜厚２０ｎｍのシリコン
酸化膜を形成してゲート酸化膜７とし、さらにゲート酸
化膜７上にｎ型の不純物のドープされた膜厚２００ｎｍ
のポリシリコン膜を形成しこれをパターニングしてゲー
ト電極８を形成する。次に、ドレイン領域側にオフセッ
ト形成用のマスクを形成し、ソース・ドレイン領域を形
成するためにボロンイオンを、加速エネルギー：３０ｋ
ｅＶ、ドーズ量：１×１０15ｃｍ-2の条件で注入する。
続いて、薄いシリコン酸化膜、層間絶縁膜（いずれも図
示なし）を形成し、８００℃の熱処理を３０分間行って
注入イオンの活性化処理を行った後、コンタクトホール
を形成し、Ａｌ電極を形成して第１の実施例のＴＦＴの
製造を完了する。
法または熱酸化法によりにより膜厚２０ｎｍのシリコン
酸化膜を形成してゲート酸化膜７とし、さらにゲート酸
化膜７上にｎ型の不純物のドープされた膜厚２００ｎｍ
のポリシリコン膜を形成しこれをパターニングしてゲー
ト電極８を形成する。次に、ドレイン領域側にオフセッ
ト形成用のマスクを形成し、ソース・ドレイン領域を形
成するためにボロンイオンを、加速エネルギー：３０ｋ
ｅＶ、ドーズ量：１×１０15ｃｍ-2の条件で注入する。
続いて、薄いシリコン酸化膜、層間絶縁膜（いずれも図
示なし）を形成し、８００℃の熱処理を３０分間行って
注入イオンの活性化処理を行った後、コンタクトホール
を形成し、Ａｌ電極を形成して第１の実施例のＴＦＴの
製造を完了する。
【００２８】本実施例のトランジスタ構造によれば、第
１の参考例と同様の効果を奏することができるほか、第
１、第２の参考例の場合と比較して、プロセス最高温度
を低く（およそ９００℃）抑えることができる。
１の参考例と同様の効果を奏することができるほか、第
１、第２の参考例の場合と比較して、プロセス最高温度
を低く（およそ９００℃）抑えることができる。
【００２９】［第２の実施例］ 図４は、本発明の第２の実施例の製造工程の各段階を示
す工程断面図である。まず、シリコン基板１上に膜厚６
００ｎｍのシリコン酸化膜２を形成し、その上に原料ガ
スとしてＳｉ2 Ｈ6 を用い、成長温度を５００℃として
ＬＰＣＶＤ法により、膜厚２５０ｎｍのアモルファスシ
リコン膜を成長させる。
す工程断面図である。まず、シリコン基板１上に膜厚６
００ｎｍのシリコン酸化膜２を形成し、その上に原料ガ
スとしてＳｉ2 Ｈ6 を用い、成長温度を５００℃として
ＬＰＣＶＤ法により、膜厚２５０ｎｍのアモルファスシ
リコン膜を成長させる。
【００３０】次に、窒素雰囲気中において６００℃、１
２時間の熱処理を行ってアモルファスシリコンを結晶化
させ、活性層となるポリシリコン膜３を形成する。次い
で、フォトレジスト等によりチャネル領域部のみに開口
を有するマスク４を形成し、酸素イオンを、加速エネル
ギー：５０ｋｅＶ、ドーズ量：５×１０17ｃｍ-2、続い
て、加速エネルギー：８０ｋｅＶ、ドーズ量：７×１０
17ｃｍ-2、基板温度：５５０℃の条件で注入し、ポリシ
リコン膜３のチャネル領域となる部分の底部に酸素イオ
ン注入層５を形成する［図４（ａ）］。
２時間の熱処理を行ってアモルファスシリコンを結晶化
させ、活性層となるポリシリコン膜３を形成する。次い
で、フォトレジスト等によりチャネル領域部のみに開口
を有するマスク４を形成し、酸素イオンを、加速エネル
ギー：５０ｋｅＶ、ドーズ量：５×１０17ｃｍ-2、続い
て、加速エネルギー：８０ｋｅＶ、ドーズ量：７×１０
17ｃｍ-2、基板温度：５５０℃の条件で注入し、ポリシ
リコン膜３のチャネル領域となる部分の底部に酸素イオ
ン注入層５を形成する［図４（ａ）］。
【００３１】上記条件のイオン注入によりチャネル部と
なるポリシリコン膜の表面から約１５０〜２５０ｎｍの
深さの部分に酸素の高濃度領域が形成される。マスク４
を除去し、０．２％の酸素を含むアルゴン雰囲気中にお
いて、１３００℃、１０時間の熱処理を行って、将来チ
ャネル領域となるポリシリコン膜の下部にアイランド状
のシリコン酸化膜６を形成する［図４（ｂ）］。
なるポリシリコン膜の表面から約１５０〜２５０ｎｍの
深さの部分に酸素の高濃度領域が形成される。マスク４
を除去し、０．２％の酸素を含むアルゴン雰囲気中にお
いて、１３００℃、１０時間の熱処理を行って、将来チ
ャネル領域となるポリシリコン膜の下部にアイランド状
のシリコン酸化膜６を形成する［図４（ｂ）］。
【００３２】ポリシリコン膜３上に、フォトレジスト等
によりドレイン形成領域上に開口を有するマスク４ａを
形成し、ボロンを、加速エネルギー：７０ｋｅＶ、ドー
ズ量：７×１０14ｃｍ-2の条件でイオン注入を行い、活
性化熱処理を行って、ポリシリコン膜３のドレイン形成
領域下部に、ＴＦＴボディ基板電極となるｐ+ 型拡散層
１０を形成する［図４（ｃ）］。
によりドレイン形成領域上に開口を有するマスク４ａを
形成し、ボロンを、加速エネルギー：７０ｋｅＶ、ドー
ズ量：７×１０14ｃｍ-2の条件でイオン注入を行い、活
性化熱処理を行って、ポリシリコン膜３のドレイン形成
領域下部に、ＴＦＴボディ基板電極となるｐ+ 型拡散層
１０を形成する［図４（ｃ）］。
【００３３】マスク４ａを除去し、ＣＶＤ法によりシリ
コン酸化膜を２０ｎｍの厚さに堆積してゲート酸化膜７
を形成した後、その上にｎ型不純物のドープされた膜厚
２００ｎｍのポリシリコン膜を形成しこれをパターニン
グしてゲート電極８を形成する。次に、ドレイン領域側
にオフセット形成用のマスクを形成し、ソース・ドレイ
ン領域を形成するために、リンを、加速エネルギー：５
０ｋｅＶ、ドーズ量：１×１０15ｃｍ-2の条件でイオン
注入する。続いて、シリコン酸化膜、層間絶縁膜（いず
れも図示なし）を形成し、８００℃の熱処理を３０分間
行って注入イオンの活性化処理を行った後、コンタクト
ホールを形成し、Ａｌ電極を形成して第４の実施例のＴ
ＦＴの製造を完了する。
コン酸化膜を２０ｎｍの厚さに堆積してゲート酸化膜７
を形成した後、その上にｎ型不純物のドープされた膜厚
２００ｎｍのポリシリコン膜を形成しこれをパターニン
グしてゲート電極８を形成する。次に、ドレイン領域側
にオフセット形成用のマスクを形成し、ソース・ドレイ
ン領域を形成するために、リンを、加速エネルギー：５
０ｋｅＶ、ドーズ量：１×１０15ｃｍ-2の条件でイオン
注入する。続いて、シリコン酸化膜、層間絶縁膜（いず
れも図示なし）を形成し、８００℃の熱処理を３０分間
行って注入イオンの活性化処理を行った後、コンタクト
ホールを形成し、Ａｌ電極を形成して第４の実施例のＴ
ＦＴの製造を完了する。
【００３４】本実施例のＴＦＴは上記のように形成され
ているので、第１の参考例と同様の効果を奏することが
できるほか、ＴＦＴボディ基板電位を固定することがで
き、しきい値が制御しやすくなり、かつ電位を十分に制
御することができることによってインパクトイオンの発
生を抑制する効果も期待することができ、デバイスサイ
ズの微細化に資することができる。
ているので、第１の参考例と同様の効果を奏することが
できるほか、ＴＦＴボディ基板電位を固定することがで
き、しきい値が制御しやすくなり、かつ電位を十分に制
御することができることによってインパクトイオンの発
生を抑制する効果も期待することができ、デバイスサイ
ズの微細化に資することができる。
【００３５】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、本願
発明の要旨を逸脱しない範囲内において各種の変更が可
能である。また、本発明は、シリコン基板上に形成され
たＴＦＴについてばかりでなく、サファイアやガラス基
板のような絶縁基板上に形成されたものについても適用
しうるものである。
本発明はこれら実施例に限定されるものではなく、本願
発明の要旨を逸脱しない範囲内において各種の変更が可
能である。また、本発明は、シリコン基板上に形成され
たＴＦＴについてばかりでなく、サファイアやガラス基
板のような絶縁基板上に形成されたものについても適用
しうるものである。
【００３６】
【発明の効果】以上説明したように、本発明による薄膜
トランジスタは、チャネル領域下に部分的に絶縁膜の隆
起物を設けたものであるので、本発明によれば、完全空
乏型の薄膜トランジスタをソース、ドレイン領域の抵抗
を低く抑えたまま実現することができ、ドレイン接合面
積の縮小効果と相まってトランジスタのリーク電流を低
減化させることができるとともに耐圧を向上させること
ができ、またトランジスタのオン特性を向上させること
ができる。さらに、ドレイン領域をオフセット構造とす
ることにより耐圧を一層向上させることができる。ま
た、ドレイン領域下にＴＦＴボディ基板電極を設けた実
施例によれば、基板電位を制御することができ、しきい
値の制御性を向上させることができるとともにより安定
的に高耐圧化を実現することができる。
トランジスタは、チャネル領域下に部分的に絶縁膜の隆
起物を設けたものであるので、本発明によれば、完全空
乏型の薄膜トランジスタをソース、ドレイン領域の抵抗
を低く抑えたまま実現することができ、ドレイン接合面
積の縮小効果と相まってトランジスタのリーク電流を低
減化させることができるとともに耐圧を向上させること
ができ、またトランジスタのオン特性を向上させること
ができる。さらに、ドレイン領域をオフセット構造とす
ることにより耐圧を一層向上させることができる。ま
た、ドレイン領域下にＴＦＴボディ基板電極を設けた実
施例によれば、基板電位を制御することができ、しきい
値の制御性を向上させることができるとともにより安定
的に高耐圧化を実現することができる。
【００３７】また、本発明は、ゲート酸化膜をイオン注
入によって形成することによりチャネル領域を薄膜化し
たものではないので、しきい値電圧が高くなりまたその
ばらつきが大きくなるという問題点を回避することがで
き、さらにゲート絶縁膜を良質の酸化膜とすることがで
きるので、完全空乏型のＴＦＴを信頼性高く形成するこ
とが可能となる。
入によって形成することによりチャネル領域を薄膜化し
たものではないので、しきい値電圧が高くなりまたその
ばらつきが大きくなるという問題点を回避することがで
き、さらにゲート絶縁膜を良質の酸化膜とすることがで
きるので、完全空乏型のＴＦＴを信頼性高く形成するこ
とが可能となる。
【図１】 本発明の第１の参考例を説明するための工程
断面図。
断面図。
【図２】 本発明の第２の参考例を説明するための工程
断面図。
断面図。
【図３】 本発明の第１の実施例を説明するための工程
断面図。
断面図。
【図４】 本発明の第２の実施例を説明するための工程
断面図。
断面図。
【図５】 第１および第２の従来例の断面図。
【図６】 従来例の問題点を説明するための特性曲線
図。
図。
１ シリコン基板 ２ シリコン酸化膜 ３、３ａ、３ｂ ポリシリコン膜 ３ｂ′ アモルファスシリコン膜 ４、４ａ マスク ５ 酸素イオン注入層 ５ａ 第１酸素イオン注入層 ５ｂ 第２酸素イオン注入層 ６、６ａ、６ｂ シリコン酸化膜 ７ ゲート酸化膜 ８ ゲート電極 ９ シリコン窒化膜 １０ ｐ+ 型拡散層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/265
Claims (3)
- 【請求項１】 チャネル領域、ソース・ドレイン領域お
よびゲート電極を備え、絶縁基板または絶縁膜上に形成
された薄膜トランジスタにおいて、少なくともチャネル
領域下にはソース・ドレイン領域下の部分から隆起した
絶縁膜が形成されており該隆起した絶縁膜によりチャネ
ル領域がソース・ドレイン領域よりも薄く形成され、か
つ、前記ドレイン領域下には、薄膜トランジスタボディ
基板電極となる前記ドレイン領域の導電型とは異なる導
電型の高不純物濃度の拡散層が形成されていることを特
徴とする薄膜トランジスタ。 - 【請求項２】 絶縁基板または絶縁膜上に半導体薄膜を
形成する工程と、半導体薄膜のチャネル領域となる部分
の下部に酸素イオンを注入し熱処理を行って部分的に酸
化膜を形成する工程と、将来ドレイン領域が形成される
領域下に不純物イオンを注入して、薄膜トランジスタボ
ディ基板電極となるドレイン領域の導電型とは異なる導
電型の高不純物濃度領域を形成する工程と、ゲート電極
を形成する工程と、選択的に不純物を導入してソース・
ドレイン領域を形成する工程と、を備えることを特徴と
する薄膜トランジスタの製造方法。 - 【請求項３】 絶縁基板または絶縁膜上に第１の半導体
薄膜を形成する工程と、前記半導体薄膜を部分的にその
全膜厚に渡って酸化して隆起酸化膜を形成する工程と、
前記隆起酸化膜および前記第１の半導体薄膜上に第２の
半導体薄膜を形成する工程と、ゲート電極を形成する工
程と、選択的に不純物を導入してソース・ドレイン領域
を形成する工程と、を備えることを特徴とする薄膜トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6030832A JP2842505B2 (ja) | 1994-02-03 | 1994-02-03 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6030832A JP2842505B2 (ja) | 1994-02-03 | 1994-02-03 | 薄膜トランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07221318A JPH07221318A (ja) | 1995-08-18 |
| JP2842505B2 true JP2842505B2 (ja) | 1999-01-06 |
Family
ID=12314682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6030832A Expired - Lifetime JP2842505B2 (ja) | 1994-02-03 | 1994-02-03 | 薄膜トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2842505B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737332B1 (en) * | 2002-03-28 | 2004-05-18 | Advanced Micro Devices, Inc. | Semiconductor device formed over a multiple thickness buried oxide layer, and methods of making same |
| JP5118347B2 (ja) * | 2007-01-05 | 2013-01-16 | 株式会社東芝 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105574A (ja) * | 1981-12-17 | 1983-06-23 | Seiko Epson Corp | 液晶表示装置 |
| JPS63114264A (ja) * | 1986-10-31 | 1988-05-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0521767A (ja) * | 1991-07-11 | 1993-01-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05121744A (ja) * | 1991-10-28 | 1993-05-18 | Fujitsu Ltd | Ｓｏｉ型半導体装置とその製造方法 |
| JPH065862A (ja) * | 1992-06-22 | 1994-01-14 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
-
1994
- 1994-02-03 JP JP6030832A patent/JP2842505B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07221318A (ja) | 1995-08-18 |
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