JPH11238871A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11238871A JPH11238871A JP34705098A JP34705098A JPH11238871A JP H11238871 A JPH11238871 A JP H11238871A JP 34705098 A JP34705098 A JP 34705098A JP 34705098 A JP34705098 A JP 34705098A JP H11238871 A JPH11238871 A JP H11238871A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000013078 crystal Substances 0.000 claims abstract description 36
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 8
- 238000005468 ion implantation Methods 0.000 claims abstract description 6
- 239000012535 impurity Substances 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 abstract description 15
- 230000008021 deposition Effects 0.000 abstract description 15
- 150000002500 ions Chemical class 0.000 abstract description 13
- 239000000758 substrate Substances 0.000 abstract description 9
- 238000000137 annealing Methods 0.000 abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 abstract description 2
- 230000003647 oxidation Effects 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 abstract description 2
- 230000000149 penetrating effect Effects 0.000 abstract description 2
- 230000035515 penetration Effects 0.000 abstract description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 abstract 1
- 230000003190 augmentative effect Effects 0.000 abstract 1
- 238000000059 patterning Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】
【目的】 特性の良好な半導体装置を提供する。
【構成】 多結晶膜からなる電極を備えた半導体装置に
おいて、前記電極が、結晶粒径の小さい部分と結晶粒径
の大きい部分とを備え、且つ前記結晶粒径の大きい部分
が、アモルファス膜が多結晶化されてなる多結晶化膜か
らなる。
おいて、前記電極が、結晶粒径の小さい部分と結晶粒径
の大きい部分とを備え、且つ前記結晶粒径の大きい部分
が、アモルファス膜が多結晶化されてなる多結晶化膜か
らなる。
Description
【０００１】
【発明の属する技術分野】本発明は、多結晶膜からなる
電極を備えた半導体装置に関する。
電極を備えた半導体装置に関する。
【０００２】
【従来の技術】例えば半導体メモリに用いられるＭＯＳ
トランジスタにあっては、電極として多結晶膜である多
結晶シリコンが、しばしば用いられる。斯かるＭＯＳト
ランジスタの典型的構造を図３に示し、これを、その製
造過程と共に説明するに、先ず、シリコン基板（１）上
全面に、熱酸化膜及び多結晶シリコン膜を順次堆積した
後、パターニングによりゲート酸化膜（２）及びゲート
電極（３）の重畳体を残す。この後、イオン注入法によ
る不純物拡散を行うと、ゲート電極（３）に不純物が添
加されると共に、ゲート電極（３）がマスクとなって、
ドレイン（４）及びソース（５）が自己整合的に形成さ
れる。
トランジスタにあっては、電極として多結晶膜である多
結晶シリコンが、しばしば用いられる。斯かるＭＯＳト
ランジスタの典型的構造を図３に示し、これを、その製
造過程と共に説明するに、先ず、シリコン基板（１）上
全面に、熱酸化膜及び多結晶シリコン膜を順次堆積した
後、パターニングによりゲート酸化膜（２）及びゲート
電極（３）の重畳体を残す。この後、イオン注入法によ
る不純物拡散を行うと、ゲート電極（３）に不純物が添
加されると共に、ゲート電極（３）がマスクとなって、
ドレイン（４）及びソース（５）が自己整合的に形成さ
れる。
【０００３】上記構造における問題点は、ゲート電極へ
のイオン注入時に、チャネリング効果により注入イオン
がゲート電極（３）下の基板（１）に侵入し、トランジ
スタ特性を低下させる危険性のあるところである。
のイオン注入時に、チャネリング効果により注入イオン
がゲート電極（３）下の基板（１）に侵入し、トランジ
スタ特性を低下させる危険性のあるところである。
【０００４】そこで、特開昭６３−４８８６５号公報に
記載の如く、ゲート電極を構成する多結晶シリコンの結
晶粒径を小さくすることにより、注入イオンの基板への
侵入を阻止する構成が提案された。斯かる構造は、注入
イオンの阻止において効果を有する反面、ゲート電極の
抵抗率を高くする傾向をもつ。なぜなら、多結晶シリコ
ンの抵抗率は、その結晶粒径が小さくなるに従い大きく
なるからである。
記載の如く、ゲート電極を構成する多結晶シリコンの結
晶粒径を小さくすることにより、注入イオンの基板への
侵入を阻止する構成が提案された。斯かる構造は、注入
イオンの阻止において効果を有する反面、ゲート電極の
抵抗率を高くする傾向をもつ。なぜなら、多結晶シリコ
ンの抵抗率は、その結晶粒径が小さくなるに従い大きく
なるからである。
【０００５】
【発明が解決しようとする課題】従って、本発明は、多
結晶膜からなる電極にイオン注入する際に、注入イオン
が基板へ侵入するのを阻止し、かつ前記電極の抵抗率の
増大を抑制し得る構造を提供しようとするものである。
結晶膜からなる電極にイオン注入する際に、注入イオン
が基板へ侵入するのを阻止し、かつ前記電極の抵抗率の
増大を抑制し得る構造を提供しようとするものである。
【０００６】
【課題を解決するための手段】本発明は、多結晶膜から
なる電極を備えた半導体装置において、前記電極が、結
晶粒径の小さい部分と結晶粒径の大きい部分とを備え、
且つ前記結晶粒径の大きい部分が、アモルファス膜が多
結晶化されてなる多結晶化膜からなることを特徴とす
る。
なる電極を備えた半導体装置において、前記電極が、結
晶粒径の小さい部分と結晶粒径の大きい部分とを備え、
且つ前記結晶粒径の大きい部分が、アモルファス膜が多
結晶化されてなる多結晶化膜からなることを特徴とす
る。
【０００７】また、前記結晶粒径の大きい部分が、前記
電極の表面側に配されていることを特徴とし、前記結晶
粒径の小さい部分が、前記電極の裏面側に配されている
ことを特徴とする。
電極の表面側に配されていることを特徴とし、前記結晶
粒径の小さい部分が、前記電極の裏面側に配されている
ことを特徴とする。
【０００８】さらには、前記電極が、シリコンの多結晶
膜からなることを特徴とする。
膜からなることを特徴とする。
【０００９】加えて、前記電極をマスクとしたイオン注
入法により自己整合的に形成された不純物拡散領域を備
えることを特徴とする。
入法により自己整合的に形成された不純物拡散領域を備
えることを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図１
を参照して説明する。
を参照して説明する。
【００１１】基板となるシリコン半導体層（１０）上
に、熱酸化法により、酸化膜（１１）を３００Å形成す
る。続いてこの上に多結晶シリコン膜（１２）をＳｉＨ
4の熱分解により減圧ＣＶＤ法にて３０００Å堆積させ
る（図１Ａ）。堆積温度は６２０℃から５６０℃まで漸
次下降せしめ、圧力０．５Ｔｏｒｒ、ＳｉＨ4流量１２
０ｃｃ／ｍｉｎとする。堆積温度がおよそ５７５℃を境
にして低温側では堆積されたシリコンはアモルファス状
態であり、高温側では多結晶化している。図１Ａにおい
て、番号（１２ａ）はアモルファス部分を、又番号（１
２ｂ）は多結晶部分をそれぞれ示している。
に、熱酸化法により、酸化膜（１１）を３００Å形成す
る。続いてこの上に多結晶シリコン膜（１２）をＳｉＨ
4の熱分解により減圧ＣＶＤ法にて３０００Å堆積させ
る（図１Ａ）。堆積温度は６２０℃から５６０℃まで漸
次下降せしめ、圧力０．５Ｔｏｒｒ、ＳｉＨ4流量１２
０ｃｃ／ｍｉｎとする。堆積温度がおよそ５７５℃を境
にして低温側では堆積されたシリコンはアモルファス状
態であり、高温側では多結晶化している。図１Ａにおい
て、番号（１２ａ）はアモルファス部分を、又番号（１
２ｂ）は多結晶部分をそれぞれ示している。
【００１２】次いで、６００℃、１０時間のアニールが
行われる。このアニールの結果、図１Ａにおけるアモル
ファス部分（１２ａ）は多結晶化し、同図Ｂに示す如
く、多結晶化部分（１２ｃ）となる。アニール後の結晶
粒径は、前記ＣＶＤ法堆積時の堆積温度に依存したもの
となり、斯かる依存特性が図２に示されている。同図か
ら判る様に、堆積温度が低いほど、結晶粒径が大きくな
る。従って、今の場合、当初アモルファス状態であった
表面側のアモルファス部分（１２ａ）の方が、裏面側
（即ち半導体層１０側）の多結晶部分（１２ｂ）よりも
結晶粒径が大きくなる。この結果、アニール後において
は、結晶粒径の小さい多結晶膜からなる部分１２ｂと結
晶粒径の大きい多結晶膜からなる部分（１２ｃ）とを備
え、膜厚方向において裏面側から表面側に向けて粒径が
順次大となる結晶粒径の分布を有する多結晶シリコン膜
（１２）が得られる。
行われる。このアニールの結果、図１Ａにおけるアモル
ファス部分（１２ａ）は多結晶化し、同図Ｂに示す如
く、多結晶化部分（１２ｃ）となる。アニール後の結晶
粒径は、前記ＣＶＤ法堆積時の堆積温度に依存したもの
となり、斯かる依存特性が図２に示されている。同図か
ら判る様に、堆積温度が低いほど、結晶粒径が大きくな
る。従って、今の場合、当初アモルファス状態であった
表面側のアモルファス部分（１２ａ）の方が、裏面側
（即ち半導体層１０側）の多結晶部分（１２ｂ）よりも
結晶粒径が大きくなる。この結果、アニール後において
は、結晶粒径の小さい多結晶膜からなる部分１２ｂと結
晶粒径の大きい多結晶膜からなる部分（１２ｃ）とを備
え、膜厚方向において裏面側から表面側に向けて粒径が
順次大となる結晶粒径の分布を有する多結晶シリコン膜
（１２）が得られる。
【００１３】その後、パターニングによりゲート酸化膜
（１３）及びゲート電極（１４）の重畳体を残す。この
パターニングのためには、多結晶シリコン膜（１２）に
対してはＳＦ6を主体としたガスを、又酸化膜（１１）
に対してはＣＨＦ3を主体としたガスを、夫々用いたＲ
ＩＥ（反応性イオンエッチング）法が採用される。
（１３）及びゲート電極（１４）の重畳体を残す。この
パターニングのためには、多結晶シリコン膜（１２）に
対してはＳＦ6を主体としたガスを、又酸化膜（１１）
に対してはＣＨＦ3を主体としたガスを、夫々用いたＲ
ＩＥ（反応性イオンエッチング）法が採用される。
【００１４】最後に、イオン注入法による不純物拡散を
行うと、ゲート電極（１４）に不純物が添加されると共
に、ゲート電極（１４）がマスクとなってシリコン半導
体（１０）中にドレイン（１５）及びソース（１６）の
不純物拡散領域が自己整合的に形成される。注入イオン
としてはリン等が最適である。
行うと、ゲート電極（１４）に不純物が添加されると共
に、ゲート電極（１４）がマスクとなってシリコン半導
体（１０）中にドレイン（１５）及びソース（１６）の
不純物拡散領域が自己整合的に形成される。注入イオン
としてはリン等が最適である。
【００１５】この様にして得られた装置の構造にあって
は、多結晶膜からなるゲート電極（１４）が、多結晶膜
がアニールされて得られた結晶粒径の小さい部分と、ア
モルファス膜が多結晶化されてなる結晶粒径の大きい部
分とを、夫々裏面側及び表面側に備えている。このよう
に本発明におけるゲート電極（１４）にあっては、結晶
粒径の大きい部分を備えていることから、ゲート電極の
抵抗率が大きくならない。
は、多結晶膜からなるゲート電極（１４）が、多結晶膜
がアニールされて得られた結晶粒径の小さい部分と、ア
モルファス膜が多結晶化されてなる結晶粒径の大きい部
分とを、夫々裏面側及び表面側に備えている。このよう
に本発明におけるゲート電極（１４）にあっては、結晶
粒径の大きい部分を備えていることから、ゲート電極の
抵抗率が大きくならない。
【００１６】特に、本願においては、結晶粒径の大きい
部分が、アモルファス膜が多結晶化されてなる結晶粒径
の大きい多結晶化膜から構成されている。前述の通りア
ニール後の結晶粒径は、堆積時の堆積温度が低いほど大
きくなることから、堆積時にアモルファス状態であった
ものの方が堆積時に多結晶状態であったものよりもアニ
ール後の結晶粒径が大きくなる。そして、結晶粒径が大
きいほうが抵抗率が小さくなることから、本願のように
アモルファス膜が多結晶化されてなる多結晶化部分を備
えることにより、ゲート電極（１４）の抵抗率の増大を
一層効果的に抑制することができる。
部分が、アモルファス膜が多結晶化されてなる結晶粒径
の大きい多結晶化膜から構成されている。前述の通りア
ニール後の結晶粒径は、堆積時の堆積温度が低いほど大
きくなることから、堆積時にアモルファス状態であった
ものの方が堆積時に多結晶状態であったものよりもアニ
ール後の結晶粒径が大きくなる。そして、結晶粒径が大
きいほうが抵抗率が小さくなることから、本願のように
アモルファス膜が多結晶化されてなる多結晶化部分を備
えることにより、ゲート電極（１４）の抵抗率の増大を
一層効果的に抑制することができる。
【００１７】加えて、上記のようにゲート電極（１４）
が結晶粒径の小さい部分を備えているために、ゲート電
極（１４）へのイオン注入時に、注入イオンが半導体基
板（１０）内に侵入することが阻止される。
が結晶粒径の小さい部分を備えているために、ゲート電
極（１４）へのイオン注入時に、注入イオンが半導体基
板（１０）内に侵入することが阻止される。
【００１８】上記実施例では、ゲート電極（１４）を構
成する多結晶膜の結晶粒径は、ゲート電極（１４）の裏
面側から表面側に向かって漸増するものであったが、段
階的に変化されても良い。その場合、多結晶シリコン膜
（１２）の堆積温度を当初高い値に固定して堆積を行
い、適当な膜厚になった時点で、反応ガス供給を停止す
ると共に堆積温度を下げ、この温度が所定の値に達した
時点で、堆積温度を維持し、かつ反応ガス供給を再開す
ることとなる。
成する多結晶膜の結晶粒径は、ゲート電極（１４）の裏
面側から表面側に向かって漸増するものであったが、段
階的に変化されても良い。その場合、多結晶シリコン膜
（１２）の堆積温度を当初高い値に固定して堆積を行
い、適当な膜厚になった時点で、反応ガス供給を停止す
ると共に堆積温度を下げ、この温度が所定の値に達した
時点で、堆積温度を維持し、かつ反応ガス供給を再開す
ることとなる。
【００１９】又、電極材料として、多結晶シリコンの
他、他の結晶材料をも使用し得る。
他、他の結晶材料をも使用し得る。
【００２０】
【発明の効果】以上説明した如く、本発明によれば、多
結晶膜からなる電極を備えた半導体装置において、前記
電極が、結晶粒径の小さい部分と結晶粒径の大きい部分
とを備え、且つ前記結晶粒径の大きい部分が、アモルフ
ァス膜が多結晶化されてなる多結晶化膜から構成されて
いる。従って、前記電極へのイオン注入時に、注入イオ
ンが電極下の半導体層内へ侵入することを阻止すること
ができると共に、電極の抵抗が増大することもなく、従
って半導体装置の特性が良好なものとなる。
結晶膜からなる電極を備えた半導体装置において、前記
電極が、結晶粒径の小さい部分と結晶粒径の大きい部分
とを備え、且つ前記結晶粒径の大きい部分が、アモルフ
ァス膜が多結晶化されてなる多結晶化膜から構成されて
いる。従って、前記電極へのイオン注入時に、注入イオ
ンが電極下の半導体層内へ侵入することを阻止すること
ができると共に、電極の抵抗が増大することもなく、従
って半導体装置の特性が良好なものとなる。
【図１】本発明に係る半導体装置の製造工程を説明する
ための工程別断面図である。
ための工程別断面図である。
【図２】堆積温度と結晶粒径との関係を示す曲線図であ
る。
る。
【図３】従来装置の断面図である。
１０…半導体基板、１１…酸化膜、１２…多結晶膜、１
３…ゲート酸化膜、１４…ゲート電極
３…ゲート酸化膜、１４…ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 秋月 誠 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 青江 弘行 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内
Claims (5)
- 【請求項１】 多結晶膜からなる電極を備えた半導体装
置において、 前記電極が、結晶粒径の小さい部分と結晶粒径の大きい
部分とを備え、且つ前記結晶粒径の大きい部分が、アモ
ルファス膜が多結晶化されてなる多結晶化膜からなるこ
とを特徴とする半導体装置。 - 【請求項２】 前記結晶粒径の大きい部分が、前記電極
の表面側に配されていることを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 前記結晶粒径の小さい部分が、前記電極
の裏面側に配されていることを特徴とする請求項１又は
２記載の半導体装置。 - 【請求項４】 前記電極が、シリコンの多結晶膜からな
ることを特徴とする請求項１乃至３のいずれかに記載の
半導体装置。 - 【請求項５】 前記電極をマスクとしたイオン注入法に
より自己整合的に形成された不純物拡散領域を備えるこ
とを特徴とする請求項１乃至４のいずれかに記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34705098A JPH11238871A (ja) | 1989-05-31 | 1998-12-07 | 半導体装置 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1138612A JP2944103B2 (ja) | 1989-05-31 | 1989-05-31 | Ｍｏｓトランジスタ |
| JP34705098A JPH11238871A (ja) | 1989-05-31 | 1998-12-07 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1138612A Division JP2944103B2 (ja) | 1989-05-31 | 1989-05-31 | Ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11238871A true JPH11238871A (ja) | 1999-08-31 |
Family
ID=15226153
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1138612A Expired - Lifetime JP2944103B2 (ja) | 1989-05-31 | 1989-05-31 | Ｍｏｓトランジスタ |
| JP34705098A Pending JPH11238871A (ja) | 1989-05-31 | 1998-12-07 | 半導体装置 |
| JP34705198A Pending JPH11238872A (ja) | 1989-05-31 | 1998-12-07 | 半導体装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1138612A Expired - Lifetime JP2944103B2 (ja) | 1989-05-31 | 1989-05-31 | Ｍｏｓトランジスタ |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34705198A Pending JPH11238872A (ja) | 1989-05-31 | 1998-12-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (3) | JP2944103B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0543268A3 (en) * | 1991-11-19 | 1993-08-11 | Texas Instruments Incorporated | Transistor device with a gate structure and method of forming the same |
| JPH11150195A (ja) | 1997-11-19 | 1999-06-02 | Nec Corp | 半導体装置及びその製造方法 |
| JP2000031475A (ja) | 1998-07-10 | 2000-01-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100308133B1 (ko) * | 1999-01-12 | 2001-09-26 | 김영환 | 듀얼 게이트 모스 트랜지스터 제조방법 |
| KR100571424B1 (ko) | 2004-12-30 | 2006-04-14 | 동부아남반도체 주식회사 | 이중 스텝 소오스/드레인 이온 주입에 의한 안정한트랜지스터 형성 방법 |
-
1989
- 1989-05-31 JP JP1138612A patent/JP2944103B2/ja not_active Expired - Lifetime
-
1998
- 1998-12-07 JP JP34705098A patent/JPH11238871A/ja active Pending
- 1998-12-07 JP JP34705198A patent/JPH11238872A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11238872A (ja) | 1999-08-31 |
| JP2944103B2 (ja) | 1999-08-30 |
| JPH033365A (ja) | 1991-01-09 |
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