JP5034332B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体基板上に形成されるＭＯＳトランジスタの製造に関するものであり、より具体的にはショートチャネル効果を防止するために設けられるポケット領域を有するＭＯＳトランジスタの形成工程に関するものである。またＭＯＳトランジスタのチャネル領域の結晶格子歪みを利用して、ＭＯＳトランジスタの特性を向上させるものである。
近年、半導体集積回路の消費電力削減、動作速度の向上を図る為、また集積度を高めて製造コストを抑える為、構成要素のＭＯＳトランジスタはスケーリング則に従って微細化されている。ＭＯＳトランジスタのゲート長が短くなると、トランジスタがオフ状態でもソース／ドレイン間にパンチスルー電流が流れてしまう、いわゆるショートチャネル効果が生じ問題となる。
ショートチャネル効果を防止するための有効な手段として、ポケット領域の形成が挙げられる。ポケット領域とは、ＭＯＳトランジスタのゲート端部からゲート下に張り出して形成された、チャネル領域と同一導電型不純物を高濃度に注入した領域をいい、ドレイン端における空乏層の広がりを抑制するために設けられる。
ポケット領域は、一般的には以下のような工程で形成される。まずシリコン基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極となる層として多結晶シリコン層を堆積する。次いで多結晶シリコン層を加工してゲートパターンを形成した後、ゲートパターンをマスクとしてチャネル不純物と同じ導電型の不純物をシリコン基板に注入する。ポケット不純物注入は、ゲートパターンの下方まで不純物を導入させるために、通常、基板表面に対して斜め方向から行われる。その後、不純物を活性化させるための高温アニールを行なう。このようなポケット領域の形成に関する技術として、本発明者等は以下の技術を提案している。
特開２００４−２３５６０３号公報 米国特許第６９７７４１７号明細書
図１（Ａ）、（Ｂ）は従来技術に基づいて作成したＭＯＳトランジスタの閾値電圧値（以下Ｖｔｈ）とゲート長の関係を示すグラフである。図１（Ａ）はｎＭＯＳトランジスタ、図１（Ｂ）はｐＭＯＳトランジスタの特性である。縦軸はＶｔｈ（Ｖ）を表し、横軸はゲート長（ｎｍ）を表す。ゲート長が７０ｎｍ以下になるとｎＭＯＳトランジスタ、ｐＭＯＳトランジスタ共にＶｔｈの絶対値が減少し、ショートチャネル効果が現れていることが分かる。
図２は、従来技術に基づいて作成したＭＯＳトランジスタがオフ状態でのゲートリーク電流及びオーバーラップ容量を示すグラフである。縦軸はゲートリーク電流（Ａ／μｍ）を表し、横軸はオーバーラップ容量（ｆＦ／μｍ）を表す。図中、▽はＳｂ、△はＢ、○はＰ、□はＩｎをそれぞれポケット不純物として注入した場合のデータを表す。ここでオーバーラップ容量とは、ゲート電極とエクステンション領域がゲート絶縁膜を挟んで形成するキャパシタの蓄積容量のことをいう。エクステンション領域とは、ＭＯＳトランジスタのショートチャネル効果を防止するために、ゲートパターン端下部に位置するシリコン基板表面にチャネル領域と反対導電型の不純物を浅く注入して形成される拡散領域をいう。
ゲート端下部のシリコン基板表面にはポケット不純物とエクステンション不純物の両方が存在し、互いに反対導電型の不純物として相殺し合う。そのため、オーバーラップ容量を制御するためにはポケット領域を制御よく形成する技術が必要となる。
本願発明は上記の要求に鑑みてなされたものであり、ポケット領域の形成工程を改善することによってＭＯＳトランジスタの特性を向上させることを目的とするものである。
本願発明者は、アモルファスシリコンをゲート電極に用いることによって従来構造における課題が改善されることを見出した。特に本願発明者等は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にアモルファスシリコン層を堆積する工程と、前記アモルファスシリコン層を加工して、ＭＯＳトランジスタのゲートパターンを形成する工程と、前記半導体基板表面に対して斜め方向から、前記ゲートパターンのアモルファスシリコン層をマスクとして、前記ＭＯＳトランジスタのチャネル領域と同一導電型の不純物注入を行なう工程とを有する半導体装置の製造方法を提案する。
図３は従来技術に基づいて作成したＭＯＳトランジスタのポケット領域について説明する図である。図３（Ａ）、（Ｂ）はそれぞれＭＯＳトランジスタの断面図及び平面図である。シリコン基板１上にゲート絶縁膜２及び多結晶シリコンゲートパターン３ｐを形成し、シリコン基板１の表面に対して斜め方向からポケット不純物注入を行なうと、多結晶シリコンゲートパターン３ｐの側壁に注入されたポケット不純物の一部は、チャネリングと呼ばれる現象により結晶格子に沿って多結晶シリコン層３ｐ内を長距離移動し、ゲートパターン下のチャネル領域に達する。多結晶シリコンは複数の結晶粒で構成され、それぞれの結晶粒で結晶方位が異なるため、チャネリングによって不純物が移動する距離は一様ではない。その結果、ゲートパターン下のシリコン基板１に形成されるポケット領域５のプロファイルには、図３（Ｂ）に示されるようなゆらぎが生じる。図３（Ｂ）ではゆらぎが一定の周期を持っているように図示したが、シリコン結晶の粒径や結晶方向に起因して多くの場合はランダムなゆらぎになる。
これに対して本願発明は、アモルファスシリコンをゲート電極として用いる点に特徴を有する。この特徴により、ポケット不純物注入工程でゲートパターンの側壁に注入された不純物がランダムにチャネリングを起こすことはなく、ポケット領域のゆらぎを抑えることができる。
[第１実施形態]
図４（Ａ）〜(Ｆ)は、第１実施形態におけるｎＭＯＳトランジスタの工程断面図である。まず図４（Ａ）に示すように、ＳＴＩ（Shallow Trench Isolation）法によりシリコン基板（半導体基板）１１に素子分離領域１４を形成する。素子分離の別の方法としてＬＯＣＯＳ（Local Oxidation of Silicon）法を用いてもよい。
次に図４（Ｂ）に示すように、素子分離領域１４で分離された活性領域上にゲート絶縁膜１２を形成する。例えば熱酸化法により、厚さ２ｎｍのシリコン酸化膜をシリコン基板１１表面に形成する。ゲート絶縁膜としてはシリコン酸化膜に限定されるものではなく、シリコン窒化膜やシリコン酸化膜とシリコン窒化膜の積層構造、もしくはＨｆＯ２などの高誘電体膜を用いてもよい。次にゲート絶縁膜１２上に、アモルファスシリコン層１３を堆積させる。例えばＣＶＤ法を用いて膜厚１００ｎｍのアモルファスシリコンを堆積させる。ゲート絶縁膜１２、アモルファスシリコン層１３の厚さや成膜方法は本実施例に限定されるものではない。
次に図４（Ｃ）に示すように、ゲート絶縁膜１２及びアモルファスシリコン層１３をゲートパターンに加工する。ｎＭＯＳトランジスタのゲート長を約４０ｎｍ〜９０ｎｍ、ｐＭＯＳトランジスタのゲート長を約５０〜１００ｎｍで作成した。
次に図４（Ｄ）に示すように、ゲートパターンのアモルファスシリコン層１３ａをマスクとして、チャネル領域と同一導電型の不純物をシリコン基板１１に注入し、ポケット領域１５を形成する。ここではｎＭＯＳトランジスタを例として説明しているため、ＢやＩｎなどの不純物をイオン注入する。Ｉｎのイオン注入の条件としては、例えば加速エネルギーを２０ｋｅＶ〜１５０ｋｅＶ、一回のドーズ量を１×１０12／ｃｍ2〜２×１０13／ｃｍ2とし、半導体基板１１の表面に垂直な方向から傾斜させて４方向からイオン注入する。この傾斜角は、基板表面に垂直な方向を０°として、７°〜４５°で行なう。傾斜角を７°以上とすることにより、シリコン基板１１に注入された不純物がチャネリングを起こすことを防止できる。また、隣接素子が障害となって不純物が注入領域に適切に注入されないということが生じないよう、傾斜角を４５°以下とした。その他、Ｂのイオン注入条件としては、加速エネルギーを５ｋｅＶ〜３０ｋｅＶ、一回のドーズ量を１×１０12／ｃｍ2〜２×１０13／ｃｍ2とし、傾斜角７°〜４５°で４方向から行なう。
図４（Ｄ）の平面図はポケット不純物が注入された領域を示す。ゲートパターンのアモルファスシリコンゲート層１３ａがマスクとして機能するため、不純物はゲート両端部分からゲート下に少し入り込んだ形でポケット領域を形成する。従来技術として説明した図３（Ｂ）と比較すると、不純物が注入された領域の縁は、ゲート端からの距離が等しく直線状のプロファイルを示した。
次に図４（Ｅ）に示すように、エクステンション領域１６を形成するためのイオン注入を行なう。エクステンション不純物としてはＡｓ、Ｐ、Ｓｂなどがある。Ａｓを用いた場合のエクステンション注入の条件は、例えば加速エネルギー０.５ｋｅＶ〜５ｋｅＶ、傾斜角０°〜１０°とし、総ドーズ量１×１０14／ｃｍ2〜３×１０15／ｃｍ2とする。Ｐのイオン注入の条件としては、例えば加速エネルギー２ｋｅＶ〜３ｋｅＶ、総ドーズ量１×１０14／ｃｍ2〜２×１０15／ｃｍ2、傾斜角０°〜１０°とする。
最後に図４（Ｆ）に示すように、必要に応じてゲートパターン側壁にサイドウォールスペーサ１７ｓを形成し、ソース／ドレイン不純物注入を行ないソース／ドレイン領域１８を形成する。ここではｎＭＯＳトランジスタを例として説明しているため、ＰやＡｓといったｎ型不純物をイオン注入する。
尚、図４はｎＭＯＳトランジスタの製造工程について説明したが、本実施形態はｐＭＯＳトランジスタの製造工程にも適用される。
図５（Ａ）、（Ｂ）は本実施形態に基づいて作成したＭＯＳトランジスタのＶｔｈとゲート長の関係を従来特性と比較して示すグラフである。図５（Ａ）はｎＭＯＳトランジスタ、図５（Ｂ）はｐＭＯＳトランジスタの特性を示す。図中、○は従来のデータであり、●は本実施形態のデータである。縦軸はＶｔｈ（Ｖ）を表し、横軸はゲート長（ｎｍ）を表す。図５（Ａ）、（Ｂ）によると、アモルファスシリコンをゲート電極として用いた場合、多結晶シリコンをゲート電極として用いた従来のデバイスに比べてＶｔｈの絶対値が減少し始めるゲート長値は小さくなっていることが分かる。これはアモルファスシリコンをゲート電極に用いることでポケット領域のゆらぎを抑制し、ショートチャネル効果対策としてのポケットの機能が向上したことに起因するものと考えられる。
図６は本実施形態に基づいて作成したＭＯＳトランジスタのゲートリーク電流及びオーバーラップ容量を、従来特性と比較して示すグラフである。図中▽、△、○、□はそれぞれＳｂ、Ｂ、Ｐ、Ｉｎをポケット不純物として注入した従来のデータであり、▼、▲、●、■はそれぞれＳｂ、Ｂ、Ｐ、Ｉｎをポケット不純物として注入した本実施形態のデータである。
縦軸はゲートリーク電流（Ａ／μｍ）を表し、横軸はオーバーラップ容量（ｆＦ／μｍ）を表す。図６によると、アモルファスシリコンゲート電極を使用した場合、多結晶シリコンゲート電極を用いた場合に比べてオーバーラップ容量が減少していることが分かる。具体的にはＢをポケット不純物として用いた場合は１３％、Ｐの場合では１２％、Ｉｎの場合では５％、Ｓｂの場合では１％減少した。また、オーバーラップ容量の減少に伴いゲートリーク電流も減少した。
これは、第１実施形態によってポケット領域のゆらぎを抑え、結果としてエクステンション領域がチャネル領域方向に向かって余分に染み出すことを抑えたためである。
図７（Ａ）〜（Ｄ）は第１実施形態において、さらにゲート電極のシリサイド化工程を示す断面図である。必要に応じて図４（Ｆ）の工程の後に行なう。
まず図７（Ａ）に示すように、絶縁膜１７３を全面に堆積させ、ＣＭＰ（Chemical Mechanical Polishing）を用いてアモルファスシリコンゲート電極１３ａの上面を露出させる。
次に図７（Ｂ）に示すようにＮｉやＣｏ等のメタル層１００をアモルファスシリコンゲートパターン１３ａ上に堆積させる。
次にアニール処理を行なってメタル層１００とアモルファスシリコンゲートパターン１３ａを反応させることにより、メタルシリサイド電極１３２を形成する。
図７（Ｄ）に示すように未反応のメタル層１００を除去し、絶縁膜１７３を除去する。これらの工程によりゲート電極は低抵抗化され、ＭＯＳトランジスタが高速化される。
尚、本実施形態はポケット領域の形成工程だけでなく、エクステンション注入を基板表面に対して斜め方向から行なう場合にも効果を有する。この場合も、ゲートパターン側面から注入されたエクステンション不純物がゲートパターン内でチャネリングすることを防止し、エクステンション不純物の注入領域のゆらぎを防止できる。
第１実施形態において、アモルファスシリコンゲート電極を用いたＭＯＳトランジスタの形成について説明した。アモルファスシリコンとして、不純物がドープされていないいわゆるノンドープドアモルファスシリコンを用いた場合、ソース／ドレイン不純物注入工程で生じる別の問題点について説明する。
図４（Ｆ）の工程において、シリコン基板１１にソース／ドレイン領域を形成するために不純物注入を行なうと同時に、アモルファスシリコンゲートパターン１３ａにも不純物を注入する。ここでゲートパターンがアモルファス状態であると、ゲートパターン上面から注入された不純物はチャネリングを起こすことなく上面部に留まる。そうするとゲート絶縁膜直上のゲートパターンに空乏層が生じ、実効的なゲート絶縁膜厚さが増加し、ＭＯＳトランジスタの高速化を妨げてしまう。
[第２実施形態]
（第１実施例）
上記問題点を解決するための実施形態を以下に説明する。図８（Ａ）〜（Ｅ）は第２実施形態の第１実施例におけるｎＭＯＳトランジスタの工程断面図である。
図８（Ａ）に示すように、シリコン基板２１上にゲート絶縁膜２２、ノンドープのアモルファスシリコンゲートパターン２３ａを形成する。ゲート長は４０ｎｍとした。
次に図８（Ｂ）に示すように、シリコン基板２１表面に対して斜め方向からポケット不純物の注入を行ない、ポケット領域２５を形成する。また必要に応じてエクステンション領域２６を形成する。
次に図８（Ｃ）において、アモルファスシリコンゲートパターン２３ａをアニール処理により結晶化させ、多結晶シリコンゲートパターン２３ｐを形成する。アニール条件は適宜調整可能であるが、６００℃以上が好ましく、本実施例では窒化雰囲気において６５０℃、３０分のアニールを行なう。
次に図８（Ｄ）に示すように、絶縁膜２７を全面に堆積させる。
次に図８（Ｅ）に示すように、絶縁膜２７を異方性エッチングにより除去してサイドウォールスペーサ２７ｓを形成し、ソース／ドレイン不純物のイオン注入を行なう。ここではｎＭＯＳを例として説明しているため、ＰやＡｓを不純物としてシリコン基板２１に注入する。この際、多結晶シリコンゲート２３ｐにも同時に不純物が注入される。
第２実施形態によれば、ポケット不純物注入を行なう工程においてはゲートパターンのシリコン層はアモルファス状態であるので、ポケット領域のゆらぎを抑えることができる。また、ポケット不純物注入を行なった後、ソース／ドレイン及びゲート電極不純物注入工程の前にアモルファスシリコンゲートパターン２３ａを多結晶シリコン層に変換する工程を設けることにより、ゲートパターンに注入された不純物がゲート絶縁膜直上まで拡散し、ゲート空乏化を防止することができる。
尚、本実施例は図８（Ｃ）のアモルファスシリコン結晶化工程と図８（Ｄ）の絶縁膜２７堆積工程を別工程として説明したが、図８（Ｃ）の工程を省略し、絶縁膜２７の成膜工程において同時にアモルファスシリコンゲートパターン２３ａを結晶化させてもよい。例えばＣＶＤ法を用い基板温度８００℃、原料としてテトラエトキシシラン（Ｓｉ〔ＯＣ2Ｈ5〕4）ガスと酸素（Ｏ2）ガスを用いてシリコン酸化膜を成膜する。その成膜温度により、アモルファスシリコンゲートパターン２３ａを結晶化させる。シリコン酸化膜の代わりにシリコン窒化膜を成膜してもよい。
（第２実施例）
図９（Ａ）〜（Ｅ）は、第２実施形態の第２実施例におけるｎＭＯＳトランジスタの工程断面図である。図中、第１実施例と同じ符号は同じものを示すものとして、その説明を省略する。
図９（Ａ）に示すように、シリコン基板２１上にゲート絶縁膜２２、アモルファスシリコンゲートパターン２３ａ、ポケット領域２５を形成する。また必要に応じてエクステンション領域２６を形成する。
次に図９（Ｂ）に示すように、絶縁膜２７をシリコン基板１１全面に堆積させ、アモルファスシリコンゲートパターン２３ａを覆う。絶縁膜２７は、アモルファスシリコンゲートパターン２３ａが結晶化しない条件、具体的には基板温度６００℃以下、より好ましくは５５０℃以下で成膜する。本実施例では、ＣＶＤ法を用いて基板温度５００℃、原料ガスにジシラン（Ｓｉ2Ｈ6）と酸素（Ｏ2）を用いシリコン酸化膜を成膜した。シリコン酸化膜以外にも、シリコン窒化膜やシリコン酸化膜とシリコン窒化膜の積層膜等が適用可能である。
次に図９（Ｃ）に示すように、アモルファスシリコンゲートパターン２３ａが絶縁膜２７で覆われた状態でアニール処理を行ない、アモルファスシリコンゲートパターン２３ａを結晶化させ、多結晶シリコンゲートパターン２３ｐを形成する。アニール温度は６００℃以上が好ましく、本実施例では窒素雰囲気で６５０℃、３０分間のアニールを行なう。
図９（Ｄ）に示すように、異方性エッチングにより多結晶シリコンゲートパターン２３ｐ側壁部以外の絶縁膜２７を除去し、サイドウォールスペーサ２７ｓを形成する。
図９（Ｅ）に示すように、ソース／ドレイン及びゲート電極不純物注入を行なう。
第２実施形態の第２実施例によれば、アモルファスシリコンゲート電極２３ａを絶縁膜２７で覆った状態でアモルファスシリコンゲートパターン２３ａの結晶化アニールを行なうため、結晶化の際にゲートパターン表面が荒れることを防止することができる。
また後述する第４実施形態のように、アモルファスシリコンゲートパターン２３ａが結晶化する際に生じるゲートパターンの膨張を利用して、チャネル領域の結晶格子を歪ませｎＭＯＳトランジスタを高速化する効果も併せて得ることもできる。この効果については後に詳述する。
（第３実施例）
図１０（Ａ）〜（Ｅ）は、第２実施形態の第３実施例におけるｎＭＯＳトランジスタの工程断面図である。図中、第１又は第２実施例と同じ符号は同じものを示すものとして、その説明を省略する。
図１０（Ａ）に示すように、シリコン基板２１上にゲート絶縁膜２２、アモルファスシリコンゲートパターン２３ａ、ポケット領域２５を形成する。また必要に応じてエクステンション領域２６を形成する。
図１０（Ｂ）に示すように、絶縁膜２７を全面に堆積させる。絶縁膜２７は第２実施例の図９（Ｂ）と同様に、アモルファスシリコンゲートパターン２３ａが結晶化しない条件で成膜する。
次に図１０（Ｃ）に示すように、絶縁膜２７を異方性エッチングすることによりサイドウォールスペーサ２７ｓを形成する。
図１０（Ｄ）に示すように、例えば窒素雰囲気で６５０℃、３０分間のアニール処理を行なってアモルファスシリコンゲートパターン２３ａを結晶化させる。
第２実施例と比較すると、絶縁膜２７を異方性エッチングしてサイドウォールスペーサ２７ｓを形成する工程と、アニール処理によりアモルファスシリコンゲートパターン２３ａを結晶化させる工程の順番が入れ替わっている点において相違する。
この第３実施例によれば、結晶化アニール処理の際にアモルファスシリコンゲートパターン２３ａの上面は絶縁膜２７で覆われていないものの、側面はサイドウォールスペーサ２７ｓによって覆われている。そのため、アモルファスシリコンの結晶化に際してゲートパターンの側壁が荒れることを防止することができる。また、この実施例においてもゲートパターンの膨張を利用してチャネル領域の結晶格子を歪ませる効果を得ることができる。
（第４実施例）
図１１（Ａ）〜（Ｇ）は、第２実施形態の第４実施例におけるｎＭＯＳトランジスタの工程断面図である。図中、第１〜第３実施例と同じ符号は同じものを示すものとして、その説明を省略する。
まず図１１（Ａ）に示すように、シリコン基板２１上にゲート絶縁膜２２、アモルファスシリコンゲートパターン２３ａを形成し、ポケット領域２５およびエクステンション領域２６を形成する。
次に、図１１（Ｂ）に示すように、アモルファスシリコンゲートパターン２３ａを覆うように絶縁膜２７１を全面に堆積させた後、ＣＭＰを用いてアモルファスシリコンゲートパターン２３ａの上面を露出させる。絶縁膜２７１は、第２実施例の図９（Ｂ）の工程と同様にアモルファスシリコンゲートパターン２３ａが結晶化しない条件で成膜する。
次に図１１（Ｃ）に示すように、アモルファスシリコンゲートパターン２３ａをエッチングにより除去し、絶縁膜２７１に凹部６０を形成する。
次に図１１（Ｄ）に示すように、凹部６０を埋めるようＣＶＤ法などを用いて多結晶シリコン層２３１ｐを堆積させる。
図１１（Ｅ）に示すように、ＣＭＰを用いて絶縁膜２７１上の多結晶シリコン層２３１ｐを除去する。
次いで図１１（Ｆ）に示すように、絶縁膜２７１を除去し、その後、別の絶縁膜を用いてサイドウォールスペーサ２７ｓを形成する。
図１１（Ｇ）に示すように、ソース／ドレイン及びゲート電極不純物注入を行なう。本実施例によれば、アモルファスシリコンゲートパターン２３ａをアニール処理により結晶化する工程を用いることなく、多結晶シリコンゲートパターン２３１ｐを形成することができる。そのため、結晶化アニールに伴うシリコンゲートパターン表面の荒れの問題を回避し、ポケット領域のゆらぎを抑制し、かつゲート電極の空乏化を防止することができる。
尚、図８〜１１はｎＭＯＳトランジスタの製造工程について説明したが、本実施形態はｐＭＯＳトランジスタの製造工程にも適用可能である。
次に、第２実施形態においてポケット不純物としてＩｎを用いた場合に生じる問題点について説明する。
一般に、シリコン基板にＢやＰ等の不純物を注入した後、不純物活性化アニール（１０００〜１０５０℃の高温で行なわれる）を行なうことによって不純物が活性化される。近年、ｎＭＯＳトランジスタのポケット不純物としてＩｎが用いられている。Ｉｎをポケット不純物として用いると、活性化アニール後も急峻な濃度プロファイルが得られるからである。しかしＩｎは、シリコンに多量の結晶欠陥が含まれる状態で活性化アニールを行なわなければ活性化されないという、他の不純物には見られない特殊な性質を有する。
ｎＭＯＳトランジスタのポケット不純物としてＩｎをシリコン基板にイオン注入法を用いて注入すると、Ｉｎの注入エネルギーによってシリコン基板の結晶性が破壊され、シリコン基板表面にはアモルファス層が形成される。よってこの状態で活性化アニールを行なえば、Ｉｎは活性化され得る。
しかし、ポケット不純物の活性化アニールはソース／ドレイン不純物やゲート電極不純物の活性化と一括して行なわれるため、一括活性化アニール工程までシリコン基板表面のアモルファス層を結晶化させない技術が必要となる。
第２実施形態の第１〜第３実施例のように、ポケット注入工程の後アモルファスシリコンゲートパターン２３ａを結晶化させるために６５０℃、３０分のアニールを行なうと、シリコン基板表面のアモルファス層も同時に結晶化されてしまう。そうすると、その後に活性化アニール行なってもＩｎが十分に活性化されない。
[第３実施形態]
（第１実施例）
上記問題点を解決するための実施形態を以下に説明する。図１２（Ａ）〜（Ｆ）は、第３実施形態の第１実施例におけるｎＭＯＳトランジスタの工程断面図である。
まず図１２（Ａ）に示すように、シリコン基板３１上にゲート絶縁膜３２、ノンドープのアモルファスシリコンゲートパターン３３ａ、ポケット領域３５を形成する。また必要に応じてエクステンション領域３６を形成する。第３実施形態では特にポケット不純物としてＩｎを用いる。Ｉｎをシリコン基板３１にイオン注入することによって、シリコン基板３１の表面は結晶性が破壊されアモルファス層が形成される。
図１２（Ｂ）に示すように、絶縁膜３７１を全面に堆積させ、ＣＭＰを用いてアモルファスシリコンゲートパターン３３ａの上面を露出させる。この絶縁膜３７１としてはシリコン酸化膜やシリコン窒化膜が適用可能であるが、シリコン基板３１表面に形成されたアモルファス層が結晶化しない条件で成膜する。具体的には基板温度６００℃以下、より好ましくは５５０℃以下で成膜する。本実施例ではＣＶＤ法を用いて基板温度５００℃で原料としてジシラン（Ｓｉ2Ｈ6）ガスと酸素ガス（Ｏ2）を用い、シリコン酸化膜を堆積する。この条件においては、アモルファスシリコンゲートパターン３３ａも結晶化されない。
図１２（Ｃ）に示すように、金属触媒としてＮｉをアモルファスシリコンゲートパターン３３ａにイオン注入法を用いて注入する。アモルファスシリコンゲートパターン３３ａに注入されたＮｉは、金属触媒としてシリコンを低温で固相成長させる働きがあることが知られている。Ｎｉの有する触媒作用により、通常のアモルファスシリコン層が結晶化する温度よりも低い温度でアモルファスシリコンゲートパターン３３ａを結晶化させることができる。Ｎｉの金属触媒作用に関しては、例えば文献「The effects of extended heat treatment on Ni induced lateral crystallization of Amorphous silicon thin films;IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol. 46、 NO.１ JANUARY 1999」などに関連する記載がある。シリコン基板３１表面は、絶縁膜３７１で覆われているため、Ｎｉは注入されない。金属触媒としてはＮｉ以外にもＦｅなどが挙げられる。
図１２（Ｄ）において、アニール処理により、アモルファスシリコンゲートパターン３３ａを結晶化させる。このアニールはアモルファスシリコンゲートパターン３３ａが結晶化する温度で、かつシリコン基板３１表面に形成されたアモルファス層が結晶化しない温度を選択する。アニール温度は６００℃以下、より好ましくは４５０℃〜５５０℃が望ましい。ここでは、窒素雰囲気で５００℃、３０分のアニールを行なった。
図１２（Ｂ）〜（Ｄ）に開示した工程においては、イオン注入技術を用いてアモルファスシリコンゲートパターンの上部表面に金属触媒を導入する方法について説明したが、金属触媒を導入する方法はこの工程に限定されるものではなく、アモルファスシリコンゲートパターン３３ａに選択的にＮｉ等の金属触媒を導入させる方法であれば採用可能である。例えば図１２（Ｂ）の工程の後、Ｎｉ等の金属触媒をスパッタ法によりアモルファスシリコンゲートパターン３３ａ上に堆積させ、過熱処理によりアモルファスシリコンゲートパターン３３ａ上面からＮｉ等を導入してもよい。
次に図１２（Ｅ）において、絶縁膜３７１をエッチングにより除去し、別の絶縁膜を用いてサイドウォールスペーサ３７ｓを形成する。サイドウォールスペーサ３７ｓ用の絶縁膜は、シリコン基板３１表面のアモルファス層が結晶化しない条件、例えばＣＶＤ法を用いて基板温度５００℃で原料としてジシラン（Ｓｉ2Ｈ6）ガスと酸素ガス（Ｏ2）を用い、シリコン酸化膜を堆積する。
図１２（Ｆ）で示すように、シリコン基板３１にソース／ドレイン及びゲート電極不純物注入を行ない、次いで不純物活性化アニールを行なってポケット不純物、ソース／ドレイン不純物及びゲート不純物を活性化させる。アニールは拡散炉を用いて行なうこともできるが、非平衡なアニール技術であるランプアニールやレーザーアニールなども適用可能である。例えば窒素雰囲気において１０００〜１０５０℃で数ミリ秒〜約１０秒のアニールを行なう。
第３実施形態によれば、ポケット不純物注入工程においてはゲートパターンがアモルファスシリコンであるため、ポケット領域のゆらぎを抑えることができる。また、ソース／ドレイン及びゲート電極不純物の注入工程前にアモルファスシリコンゲートパターンを結晶化するため、ゲートパターンに注入された不純物がゲート絶縁膜の直上まで拡散し、ゲート空乏化を防止することができる。さらにポケット領域のアモルファスシリコン層を結晶化させない条件でゲートパターン部のみ選択的に結晶化させることにより、不純物の活性化アニール工程においてポケット不純物のＩｎを活性化させることができる。
尚、本実施例では図１２（Ｄ）の工程で金属触媒を導入したが、図１２（Ａ）の工程において、アモルファスシリコン層を加工してゲートパターンを形成する前に、アモルファスシリコン層表面の全面に金属不純物を導入してもよい。
（第２実施例）
図１３（Ａ）〜（Ｆ）は、第３実施形態の第２実施例におけるｎＭＯＳトランジスタの工程断面図である。図中、第１実施例と同じ符号は同じものを示すものとして、その説明を省略する。
まず図１３（Ａ）に示すように、シリコン基板３１上にゲート絶縁膜３２、アモルファスシリコンゲートパターン３３ａ、ポケット領域３５を形成する。また必要に応じてエクステンション領域３６を形成する。
図１３（Ｂ）に示すように、絶縁膜からなるサイドウォールスペーサ３7ｓを形成する。サイドウォールスペーサ３７ｓ用の絶縁膜は、第１実施例の図１２（Ｂ）と同様にシリコン基板３１上に形成されたアモルファスシリコン層が結晶化しない条件で成膜する。
次いで図1３（Ｃ）に示すように、アモルファスシリコンが結晶化しない条件で、サイドウォールスペーサ３７ｓとエッチング特性の異なる絶縁膜３７１を全面に堆積させ、ＣＭＰを用いてアモルファスシリコンゲートパターン３３ａの上面を露出させる。
図１３（Ｄ）に示すように、金属触媒としてＮｉをアモルファスシリコンゲートパターン３３ａにイオン注入法を用いて注入する。
図１３（Ｅ）に示すように、アニールを行なってアモルファスシリコンゲートパターン３３ａを結晶化させる。アニールは、第１実施例の図１２（Ｄ）と同様にシリコン基板３１表面に形成されたアモルファス層が結晶化しない温度を選択する。
次に図１３（Ｆ）に示すように、絶縁膜３７１をエッチングにより除去し、ソース／ドレイン及びゲート電極不純物注入を行なう。次いで不純物活性化アニールを行なってポケット不純物、ソース／ドレイン不純物及びゲート不純物を活性化させる。
本実施例において、サイドウォールスペーサ３７ｓはアモルファスシリコンゲートパターン３３ａの結晶化工程の前に形成され、結晶化工程の後も除去されない。これらの工程により後述する第４実施形態の効果も得ることができる。
第２、第３実施形態において、アモルファスシリコンゲートパターンをアニール処理して結晶化させる工程を開示した。本願発明者はアモルファスシリコンゲートパターンがアニール処理によって結晶化する際に膨張する点に着目し、この膨張を利用してチャネル領域の結晶格子を歪ませることができないかを鋭意検討した。
シリコン結晶を歪ませると電子の移動度が変化することは従来から知られており、半導体基板上に形成されるＭＯＳトランジスタの動作速度を高める手段として研究がなされている。
例えば特開平１１−３４０３３７号公報では、ＭＯＳトランジスタを形成するシリコン基板の下地膜としてシリコンより格子定数の大きなシリコンゲルマニウムを用い、その上にシリコン層をエピタキシャル成長させることにより、チャネル部分となるシリコンに歪みを与えて移動度を高め、トランジスタの高速化を図るという方法を開示している。
しかしながら、結晶の格子定数の異なる材料を格子整合させるようにエピタキシャル成長させると、結晶に生じる歪みのエネルギーが大きくなり、ある臨界膜厚以上の膜厚では結晶に転位が発生するといった問題が生じる。
一方、本発明者は、アモルファスシリコンゲートパターンの結晶化工程における膨張を、どのようして利用してシリコン基板に応力を加えるのか、また応力によって生じたシリコン結晶格子の歪みをどのようにして維持するのかを検討した。
アモルファスシリコンゲートパターンが結晶化により膨張しても、ゲートパターンが何らかの膜で覆われていなければゲートパターンは上方に自由に拡張し、シリコン基板を下向きに抑える応力を発生させることができない。
また、ゲートパターンの膨張によってシリコン基板に圧縮応力が加わったとしても、ゲートパターン両脇のシリコン基板表面から応力が開放されてしまい、シリコン結晶を歪ませることはできない。図１４は、ゲートパターンからシリコン基板に加わる応力の様子を示す断面図である。矢印の方向に沿って、ゲートパターン両脇のシリコン基板表面から応力が開放される。
[第４実施形態]
（第１実施例）
上記課題を解決するための実施形態を以下に説明する。図１５（Ａ）〜（Ｅ）、第４実施形態の第１実施例におけるｎＭＯＳトランジスタの工程断面図である。
図１５（Ａ）に示すように、シリコン基板４１上にゲート絶縁膜４２、アモルファスシリコンゲートパターン４３ａを形成する。必要に応じてポケット領域４５やエクステンション領域４６を形成する。
図１５（Ｂ）に示すように、シリコン基板４１全面に絶縁膜４７を堆積させ、アモルファスシリコンゲートパターン４３ａを覆う。例えばシリコン酸化膜やシリコン窒素化膜が適用可能である。この絶縁膜４７はアモルファスシリコンゲートパターン４３ａが結晶化しない条件で成膜される。例えばＣＶＤ法により基板温度５００℃で原料としてジシラン（Ｓｉ2Ｈ6）ガスと酸素（Ｏ2）ガスを用い、シリコン酸化膜を５〜１２０ｎｍ程度成膜する。
次に図１５（Ｃ）に示すように、アモルファスシリコンゲートパターン４３ａが絶縁膜４７で覆われた状態でアニール処理を行ない、アモルファスシリコンゲートパターン４３ａを結晶化させる。例えば窒素雰囲気中で５５０℃とし、この温度ではアモルファスシリコンの結晶化速度が非常に遅いため、５〜１２時間の長時間のアニール処理を行なう。このアニール条件は、アモルファスシリコンゲートパターン４３ａが結晶化によって膨張し、かつシリコン基板４１中の不純物が拡散しない条件として設定したものである。
図１５（Ｄ）に示すように、絶縁膜４７を異方性エッチングすることによりサイドウォールスペーサ４７ｓをゲートパターン側壁に形成する。
図１５（Ｅ）に示すように、ソース／ドレイン及びゲート電極不純物注入を行ないｎＭＯＳトランジスタを形成する。
第４実施形態の第１実施例では、アモルファスシリコンゲートパターン４３ａが絶縁膜４７で覆われた状態でアニールによる結晶化を行なうことにより、ゲートパターンが上方に広がることを防止し、その結果としてゲートパターン下のチャネル領域に圧縮応力を加えることができる。また、ゲートパターンが形成されている領域以外の部分、例えばゲートパターンの両脇部分も絶縁膜で覆われているため、ゲートパターン下のシリコン基板４１に加わった応力が、ゲートパターンの両脇を通ってシリコン基板４１表面から上方へ開放されることがない。さらに、アモルファスシリコンゲートパターン４３ａの結晶化工程においてゲートパターンを覆っていた絶縁膜４７の一部を、ゲートパターンのサイドウォールスペーサ４７ｓとして残存させるため、チャネル領域に印加される応力は開放されることなく、シリコン結晶格子を歪ませた状態に維持することができる。
尚、サイドウォールスペーサ４７ｓの厚さによって保持し得る応力の大きさも変わるため、適宜調整してもよい。
また、絶縁膜４７はシリコン酸化膜やシリコン窒化膜、シリコン酸化膜とシリコン窒化膜の積層構造などを適用することも可能である。
尚、この第４実施形態は、第２実施形態の第２実施例、第３実施例、及び第３実施形態の第２実施例の、アモルファスシリコンゲートパターンをアニールにより結晶化する工程に適用することもできる。この場合、第２実施形態及び第３実施形態でそれぞれ得られる効果に加えて、ゲートパターン結晶化によってチャネル領域のシリコン結晶を歪ませることができ、ＭＯＳトランジスタの高速化を図ることができる。
（第２実施例）
図１６（Ａ）〜（Ｅ）は、第４実施形態の第２実施例におけるｎＭＯＳトランジスタの工程断面図である。図中、第１実施例と同じ符号は同じものを示すものとして、その説明を省略する。
図１６（Ａ）において、シリコン基板４１上にゲート絶縁膜４２、アモルファスシリコンゲートパターン４３ａを形成する。必要に応じてポケット領域４５やエクステンション領域４６を形成する。
図１６（Ｂ）において、図１５（Ｂ）と同様にアモルファスシリコンゲートパターン４３ａが結晶化しない条件でシリコン基板４１全面に絶縁膜４７を堆積させ、アモルファスシリコンゲートパターン４３ａを覆う。
図１６（Ｃ）において、絶縁膜４７を異方性エッチングすることによりサイドウォールスペーサ４７ｓをゲートパターン側壁部に形成する。
次に図１６（Ｄ）において、アニール処理を行ないアモルファスシリコンゲートパターン４３ａを結晶化させる。
図１６（Ｅ）において、ソース／ドレイン及びゲート電極不純物注入を行ないｎＭＯＳトランジスタを形成する。
第１実施例では、絶縁膜４７がアモルファスシリコンゲートパターン４３ａの全面を覆った状態で、結晶化アニールを行なう例を説明したが、第２実施例では絶縁膜４７を異方性エッチングしてサイドウォールスペーサ４７ｓを形成した後に、アモルファスシリコンゲートパターン４３ａの結晶化アニールを行なう点が相違する。
この第２実施例においても、アモルファスシリコンゲートパターン４３ａの側壁にサイドウォールスペーサ４７ｓが形成された状態でゲートパターン結晶化アニールが行なわれるため、ゲートパターンの膨張を利用してチャネル領域に圧縮応力を加えることができる。また、圧縮応力によるシリコン結晶格子の歪みをサイドウォールスペーサ４７ｓにより維持することができる。
（第３実施例）
ｎＭＯＳトランジスタはチャネル領域のシリコン結晶格子を縦方向に圧縮するよう応力を加えることにより高速化されるが、ｐＭＯＳトランジスタは縦方向に引っ張り応力を加えることによって高速化される。
そのため、前記第４実施形態の第１、第２実施例に記載した方法でＣＭＯＳトランジスタを形成すると、ｎＭＯＳトランジスタの特性は向上するものの、一方のｐＭＯＳトランジスタは特性が劣化することになる。ｎＭＯＳトランジスタには結晶歪みを発生させつつ、ｐＭＯＳトランジスタには歪みを極力発生させない手段が要求される。
図１７（Ａ）〜（Ｅ）は、第４実施形態の第３実施例におけるＣＭＯＳトランジスタの工程断面図である。図中、第１又は第２実施例と同じ符号は同じものを示すものとして、その説明を省略する。
まず図１７（Ａ）において、素子分離領域４４で分離された活性領域にゲート絶縁膜４２、アモルファスシリコンゲートパターン４３ａを形成し、必要に応じてポケット領域４５、エクステンション領域２６を形成する。
図１７（Ｂ）に示すように、アモルファスシリコンゲートパターン４３ａを覆うように絶縁膜４７を堆積させる。絶縁膜４７としてはシリコン酸化膜やシリコン窒化膜が適用可能である。絶縁膜４７はアモルファスシリコンゲートパターン４３ａが結晶化しない条件で成膜する。
図１７（Ｃ）に示すように、レジスト膜５０を用いてｐＭＯＳ領域のみ開口し、ｐＭＯＳ領域を覆う絶縁膜４７に例えばＧｅ注入を行ない、疎な膜質の絶縁膜４７１を形成する。例えばＧｅをドーズ量３×１０14／ｃｍ2〜３×１０15／ｃｍ2で注入する。
図１７（Ｄ）に示すように、レジスト５０を除去してからアモルファスシリコンゲートパターン４３ａの結晶化アニールを行なう。具体的には窒素雰囲気で５５０℃、５〜１２時間のアニールを行なう。
図１７（Ｅ）に示すように、絶縁膜４７、４７１を異方性エッチングすることによってサイドウォールスペーサ４７ｓ、４７１ｓを形成する。その後、ｎＭＯＳ領域及びｐＭＯＳ領域のそれぞれにソース／ドレイン領域４８、４８１を形成し、ＣＭＯＳ構造を完成させる。
本実施例は、アモルファスシリコンゲートパターン４３ａを結晶化する工程においてｐＭＯＳ領域を疎な膜質の絶縁膜４７１で覆っているため、ｐＭＯＳトランジスタのチャネル領域に加えられる応力は、ｎＭＯＳトランジスタのチャネル領域に加えられる応力よりも、サイドウォールスペーサ領域を介して開放され易い。その結果、ｐＭＯＳトランジスタのチャネル領域のシリコン結晶格子歪みは小さく抑えられ、ｐＭＯＳトランジスタの特性を維持することができる。
（第４実施例）
図１８（Ａ）〜（Ｇ）は、第４実施形態の第４実施例におけるＣＭＯＳトランジスタの工程断面図である。図中、第１〜第３実施例と同じ符号は同じものを示すものとして、その説明を省略する。
まず図１８（Ａ）において、素子分離領域４４で分離された活性領域にゲート絶縁膜４２、アモルファスシリコンゲートパターン４３ａを形成し、必要に応じてポケット領域４５、エクステンション領域４６を形成する。さらにアモルファスシリコンゲートパターン４３ａを覆うように絶縁膜４７を堆積させる。
図１８（Ｂ）に示すように、レジスト膜５０でｎＭＯＳ領域を覆った後、ｐＭＯＳ上の絶縁膜４７を除去する。
図１８（Ｃ）に示すように、絶縁膜４７よりも疎な膜質の絶縁膜４７２を全面に堆積させる。絶縁膜４７２としてはシリコン酸化膜やシリコン窒化膜などが適用可能であるが、例えばＣＶＤ法にて、原料ガスにビスターシャルブチルアミノシラン（ＳｉＨ2〔ＮＨ−Ｃ4Ｈ9〕2）を用い基板温度５４０℃でシリコン酸化膜を形成する。
図１８（Ｄ）に示すように、ｐＭＯＳ領域をレジスト膜５１で覆い、絶縁膜４７上の絶縁膜４７２をエッチングにより除去する。
図１８（Ｅ）に示すように、アモルファスシリコンゲートパターン４３ａをアニールにより結晶化させる
図１８（Ｆ）に示すように、異方性エッチングにより絶縁膜４７及び４７２を除去し、サイドウォールスペーサ４７ｓ及び４７２ｓを形成する。
最後に図１８（Ｇ）に示すように、ｎＭＯＳ領域及びｐＭＯＳ領域のそれぞれにソース／ドレイン領域を形成し、ＣＭＯＳ構造を完成させる。
本実施例においては、ｐＭＯＳ領域を覆う絶縁膜４７を除去し、代わりに絶縁膜４７よりもチャネル領域に加わる応力を開放させ易い、例えば疎な膜質を有する絶縁膜４７２でｐＭＯＳ領域を覆っている。そのため、ｐＭＯＳトランジスタのチャネル領域に加わる圧縮応力はｎＭＯＳトランジスタのそれに比べて小さく、歪み量を抑えることができる。
第１実施形態〜第４実施形態において、半導体基板としてシリコン基板を例に挙げて説明したが、シリコン以外の半導体基板、例えばシリコンゲルマニウム基板やゲルマニウム基板にも適用可能である。
以下、本発明の緒態様を付記としてまとめて記載する。
（付記１）半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にアモルファスシリコン層を堆積する工程と、
前記アモルファスシリコン層を加工して、ＭＯＳトランジスタのゲートパターンを形成する工程と、
前記半導体基板表面に対して斜め方向から、前記ゲートパターンの前記アモルファスシリコン層をマスクとして、前記ＭＯＳトランジスタのチャネル領域と同一導電型の第１の不純物注入を行なう工程とを有することを特徴とする半導体装置の製造方法。
（付記２）前記半導体基板表面に対して斜め方向から行なう不純物注入は、前記半導体基板基板表面に垂直な方向を０°として７°〜４５°で行なうことを特徴とする付記１記載の半導体装置の製造方法。
（付記３）半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にアモルファスシリコン層を堆積する工程と、
前記アモルファスシリコン層を加工して、ＭＯＳトランジスタのゲートパターンを形成する工程と、
前記半導体基板表面に対して斜め方向から、前記ゲートパターンの前記アモルファスシリコン層をマスクとして、前記ＭＯＳトランジスタのチャネル領域と反対導電型の第２の不純物注入をドーズ量１×１０14／ｃｍ2〜３×１０15／ｃｍ2で行なう工程とを有することを特徴とする半導体装置の製造方法。
（付記４）前記アモルファスシリコン層は不純物がドープされていないアモルファスシリコン層であり、前記半導体基板表面に対して斜め方向から前記不純物注入を行なう工程の後、さらに前記ゲートパターンのアモルファスシリコン層を多結晶シリコン層に変換する工程と、
前記多結晶シリコン層に第２の不純物注入を行なう工程とを有することを特徴とする付記１乃至３いずれか一項に記載の半導体装置の製造方法。
（付記５）前記アモルファスシリコン層を前記多結晶シリコン層に変換する工程は、前記アモルファスシリコン層をアニール処理することによって結晶化させることを特徴とする付記４記載の半導体装置の製造方法。
（付記６）前記アモルファスシリコン層を前記多結晶シリコン層に変換する工程は、前記アモルファスシリコン層を除去し、前記多結晶シリコン層を堆積させることによって行なわれることを特徴とする付記４記載の半導体装置の製造方法。
（付記７）前記アモルファスシリコン層を多結晶シリコン層に変換する工程は、
前記ゲートパターンのアモルファスシリコン層に金属触媒を導入する工程と、
前記金属触媒が導入された前記アモルファスシリコン層を前記アニール処理する工程からなることを特徴とする付記４又は５記載の半導体装置の製造方法。
（付記８）前記半導体基板表面に対して斜め方向から前記第１の不純物注入を行なう工程において、前記不純物が注入された前記半導体基板表面にアモルファス層が形成されることを特徴とする付記１乃至７いずれか一項に記載の半導体装置の製造方法。
（付記９）
前記アモルファスシリコン層を前記アニール処理する工程は、前記半導体基板表面に形成された前記アモルファス層が残存する温度で行なわれることを特徴とする付記８記載の半導体装置の製造方法。
（付記１０）前記半導体基板表面に形成された前記アモルファス層が結晶化しない温度での前記アニール処理は、４５０℃〜５５０℃で行なわれることを特徴とする付記９記載の半導体装置の製造方法。
（付記１１）前記金属触媒はＮｉ又はＦｅであることを特徴とする付記７記載の半導体装置の製造方法。
（付記１２）半導体基板上にゲート絶縁膜層を形成する工程と、
前記ゲート絶縁膜上にアモルファスシリコン層を堆積する工程と、
前記アモルファスシリコン層を加工して、ＭＯＳトランジスタのゲートパターンを形成する工程と、
前記ゲートパターンの前記アモルファスシリコン層を覆うように絶縁膜を堆積する工程と、
前記ゲートパターンの前記アモルファスシリコン層をアニール処理により結晶化させる工程と、
前記絶縁膜を異方性エッチングすることにより前記ゲートパターンの側壁にサイドウォールスペーサを形成する工程とを有することを特徴とする半導体装置の製造方法。
（付記１３）前記ゲートパターンの前記アモルファスシリコン層を前記アニール処理により結晶化させる工程の後に、前記絶縁膜を異方性エッチングすることにより前記ゲートパターンの側壁に前記サイドウォールスペーサを形成する工程が行なわれることを特徴とする付記１２記載の半導体装置の製造方法。
（付記１４）付記１２において、前記絶縁膜を異方性エッチングすることにより前記ゲートパターンの側壁にサイドウォールスペーサを形成する工程の後に、前記ゲートパターンの前記アモルファスシリコン層を前記アニール処理により結晶化させる工程が行なわれることを特徴とする半導体装置の製造方法。
従来技術に基づいて作成したＭＯＳトランジスタの閾値電圧値（以下Ｖｔｈ）とゲート長の関係を示すグラフである。 従来技術に基づいて作成したＭＯＳトランジスタがオフ状態でのゲートリーク電流及びオーバーラップ容量を示すグラフである。 従来技術に基づいて作成したＭＯＳトランジスタのポケット領域について説明する図面である。 第１実施形態におけるｎＭＯＳトランジスタの工程断面図である。 本実施形態に基づいて作成したＭＯＳトランジスタのＶｔｈとゲート長の関係を従来特性と比較して示すグラフである。 本実施形態に基づいて作成したＭＯＳトランジスタのゲートリーク電流及びオーバーラップ容量を、従来特性と比較して示すグラフである。 第１実施形態において、さらにゲートパターンのシリサイド化工程を示す断面図である。 第２実施形態の第１実施例におけるｎＭＯＳトランジスタの工程断面図である。 第２実施形態の第２実施例におけるｎＭＯＳトランジスタの工程断面図である。 第２実施形態の第３実施例におけるｎＭＯＳトランジスタの工程断面図である。 第２実施形態の第４実施例におけるｎＭＯＳトランジスタの工程断面図である。 第３実施形態の第１実施例におけるｎＭＯＳトランジスタの工程断面図である。 第３実施形態の第２実施例におけるｎＭＯＳトランジスタの工程断面図である。 ゲートパターンからシリコン基板加わった圧縮応力がゲートパターン両脇のシリコン基板表面から応力が開放される様子を示す断面図である。 第４実施形態の第１実施例におけるｎＭＯＳトランジスタの工程断面図である。 第４実施形態の第２実施例におけるｎＭＯＳトランジスタの工程断面図である。 第４実施形態の第３実施例におけるＣＭＯＳトランジスタの工程断面図である。 第４実施形態の第４実施例におけるＣＭＯＳトランジスタの工程断面図である。
１、１１、２１、３１、４１ シリコン基板
２、１２、２２、３２、４２ ゲート絶縁膜
３ａ、１３ａ、２３ａ、３３ａ、４３ａ アモルファスシリコンゲートパターン
３ｐ、１３ｐ、２３ｐ、２３１ｐ、３３ｐ、４３ｐ 多結晶シリコンゲートパターン
１３２ シリサイドゲートパターン
４、１４、２４、３４、４４ 素子分離領域
１５、２５、３５、４５ ポケット領域
１６、２６、３６、４６ エクステンション領域
１７、１７３、２７、２７１、３７１、４７、４７１、４７２ 絶縁膜
１８、２８、３８、４８、４８１ ソース／ドレイン領域
１７ｓ、２７ｓ、３７ｓ、４７ｓ、４７１ｓ サイドウォールスペーサ
５０、５１ レジスト
６０ 凹部
１００ メタル層

Claims (8)

  1. 半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にアモルファスシリコン層を堆積する工程と、前記アモルファスシリコン層を加工して、ＭＯＳトランジスタのゲートパターンを形成する工程と、
    前記半導体基板表面に対して斜め方向から、前記ゲートパターンの前記アモルファスシリコン層をマスクとして、前記ＭＯＳトランジスタのチャネル領域と同一導電型の第１の不純物注入を行なう工程と、
    前記第１の不純物注入を行なう工程の後、前記ゲートパターンの前記アモルファスシリコン層を熱処理で加熱して多結晶シリコン層に変換する工程と、
    前記多結晶シリコン層に変換する工程の後、前記ゲートパターンの側壁にサイドウォールスペーサを形成する工程と、
    前記多結晶シリコンに第２の不純物注入を行なう工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記半導体基板表面に対して斜め方向から行なう前記第１の不純物注入は、前記半導体基板表面に垂直な方向を０°として７°〜４５°で行なうことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記サイドウォールスペーサを形成する工程は、第２の不純物注入を行なう工程の前に行われることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記アモルファスシリコン層は不純物がドープされていないアモルファスシリコン層であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記ゲートパターンの前記アモルファスシリコン層を前記多結晶シリコン層に変換する工程は、
    前記ゲートパターンの前記アモルファスシリコン層に金属触媒を導入する工程と、
    前記金属触媒が導入された前記アモルファスシリコン層をアニール処理する工程とを含むことを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記半導体基板表面に対して斜め方向から前記第１の不純物注入を行なう工程において、前記不純物が注入された前記半導体基板にアモルファス層が形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記アモルファスシリコン層を前記アニール処理する工程は、前記半導体基板に形成された前記アモルファス層が残存する温度で行なわれることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記多結晶シリコン層に変換する工程は、
    前記ゲートパターンの前記アモルファスシリコン層を覆うように絶縁膜を堆積する工程と、
    前記ゲートパターンの前記アモルファスシリコン層をアニール処理により結晶化させる工程と、を有し、
    前記サイドウォールスペーサを形成する工程は、
    前記絶縁膜をエッチングする工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
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