JP3307362B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特に、電界効果トランジスタ（ＦＥＴ）のゲート
電極を形成する方法に関するものである。
方法、特に、電界効果トランジスタ（ＦＥＴ）のゲート
電極を形成する方法に関するものである。
【０００２】
【従来の技術】従来、電界効果トランジスタ（ＦＥＴ）
のゲート電極を形成するには図３に示すように、シリコ
ン基板１上に酸化シリコン膜２が形成され、その上に多
結晶シリコン膜３が形成され、パターニングされた多結
晶シリコン膜３の側部にパターニングされた酸化シリコ
ン膜４が形成された後に、多結晶シリコン膜３にイオン
注入５が行われている。
のゲート電極を形成するには図３に示すように、シリコ
ン基板１上に酸化シリコン膜２が形成され、その上に多
結晶シリコン膜３が形成され、パターニングされた多結
晶シリコン膜３の側部にパターニングされた酸化シリコ
ン膜４が形成された後に、多結晶シリコン膜３にイオン
注入５が行われている。
【０００３】しかしながら、図３に示す方法では、単層
の多結晶シリコン膜３に対してイオン注入を行うため、
イオン種が多結晶シリコン膜３の特定の結晶面を貫通し
て、ゲート酸化膜としての下層の酸化シリコン膜２に突
入するチャネリングという現象が生じる。
の多結晶シリコン膜３に対してイオン注入を行うため、
イオン種が多結晶シリコン膜３の特定の結晶面を貫通し
て、ゲート酸化膜としての下層の酸化シリコン膜２に突
入するチャネリングという現象が生じる。
【０００４】上述したチャネリング現象では、高い運動
エネルギーをもつイオンが下層の酸化シリコン膜２に衝
突することにより、ゲート酸化膜２の膜質が劣化すると
いう問題がある。
エネルギーをもつイオンが下層の酸化シリコン膜２に衝
突することにより、ゲート酸化膜２の膜質が劣化すると
いう問題がある。
【０００５】そこで、図４に示すように、イオン注入時
のゲート電極材を非晶質シリコン膜６に変更したものが
存在する。
のゲート電極材を非晶質シリコン膜６に変更したものが
存在する。
【０００６】非晶質シリコン膜６の場合には、イオン種
が貫通する特定の結晶面がないため、チャネリングの問
題はなくなる。
が貫通する特定の結晶面がないため、チャネリングの問
題はなくなる。
【０００７】
【発明が解決しようとする課題】しかしながら図４に示
すように、単層の非晶質シリコン膜６にイオン注入する
場合、後工程にて行われる活性化アニール時の不純物拡
散が抑制されるため、イオン注入された非晶質シリコン
膜６からなるゲート電極が空乏化してしまうという問題
が生じる。
すように、単層の非晶質シリコン膜６にイオン注入する
場合、後工程にて行われる活性化アニール時の不純物拡
散が抑制されるため、イオン注入された非晶質シリコン
膜６からなるゲート電極が空乏化してしまうという問題
が生じる。
【０００８】ゲート電極が空乏化してしまうと、ＦＥＴ
のゲート容量が低下してしまうため、電界効果トランジ
スタの駆動能力が低下してしまうこととなる。
のゲート容量が低下してしまうため、電界効果トランジ
スタの駆動能力が低下してしまうこととなる。
【０００９】上述した非晶質シリコン膜６で不純物拡散
が抑制される理由は、ドーパントの拡散速度が大きい結
晶粒の境界（グレイン・バウンダリー）がないためであ
る。
が抑制される理由は、ドーパントの拡散速度が大きい結
晶粒の境界（グレイン・バウンダリー）がないためであ
る。
【００１０】本発明の目的は、ゲート電極下層までのド
ーパント導入と、チャネリング現象を防止するという相
反する要求を実現する半導体装置の製造方法を提供する
ことにある。
ーパント導入と、チャネリング現象を防止するという相
反する要求を実現する半導体装置の製造方法を提供する
ことにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、半導体電界
効果トランジスタのゲート電極を、ゲート酸化膜上に位
置する多結晶シリコン層と非晶質シリコン層からなるゲ
ート電極材を用い、前記非晶質シリコン膜が結晶化する
ような熱処理を受ける前にイオン種をイオン注入するこ
とにより形成する半導体装置の製造方法であって、前記
非晶質シリコン膜が多結晶化する温度の下でＬＰＣＶＤ
成長法を用いて、前記多結晶シリコン膜と前記非晶質シ
リコン膜の積層膜を前記ゲート酸化膜上に堆積し、か
つ、前記積層膜を堆積するに際し、前記積層膜の堆積速
度を高め、前記堆積速度が前記ゲート酸化膜の界面から
スタートする結晶化速度よりも大きくなるように設定
し、前記多結晶シリコン層の形成と前記非晶質シリコン
層の形成を同時に進行させるものである。
め、本発明に係る半導体装置の製造方法は、半導体電界
効果トランジスタのゲート電極を、ゲート酸化膜上に位
置する多結晶シリコン層と非晶質シリコン層からなるゲ
ート電極材を用い、前記非晶質シリコン膜が結晶化する
ような熱処理を受ける前にイオン種をイオン注入するこ
とにより形成する半導体装置の製造方法であって、前記
非晶質シリコン膜が多結晶化する温度の下でＬＰＣＶＤ
成長法を用いて、前記多結晶シリコン膜と前記非晶質シ
リコン膜の積層膜を前記ゲート酸化膜上に堆積し、か
つ、前記積層膜を堆積するに際し、前記積層膜の堆積速
度を高め、前記堆積速度が前記ゲート酸化膜の界面から
スタートする結晶化速度よりも大きくなるように設定
し、前記多結晶シリコン層の形成と前記非晶質シリコン
層の形成を同時に進行させるものである。
【００１２】
【００１３】
【００１４】
【００１５】また、前記多結晶シリコン層と前記非晶質
シリコン層の成長直後に急冷することにより、前記非晶
質シリコン層が結晶化することを防止し、前記非晶質シ
リコン層の膜厚を確保するものである。
シリコン層の成長直後に急冷することにより、前記非晶
質シリコン層が結晶化することを防止し、前記非晶質シ
リコン層の膜厚を確保するものである。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００１７】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。
【００１８】多結晶シリコン膜３の単層へのイオン注入
では、イオン種が多結晶シリコン膜３の特定の結晶面を
貫通してゲート酸化膜２に突入するチャネリングという
現象が生じ、ゲート酸化膜２の膜質が劣化するという問
題が生じる。また、非晶質シリコン膜６の単層へのイオ
ン注入の場合、イオン種が貫通する特定の結晶面がない
ためにチャネリングの問題はなくなるが、活性化アニー
ル時の不純物拡散が抑制されるため、ゲート電極が空乏
化してしまうという問題が生じる。
では、イオン種が多結晶シリコン膜３の特定の結晶面を
貫通してゲート酸化膜２に突入するチャネリングという
現象が生じ、ゲート酸化膜２の膜質が劣化するという問
題が生じる。また、非晶質シリコン膜６の単層へのイオ
ン注入の場合、イオン種が貫通する特定の結晶面がない
ためにチャネリングの問題はなくなるが、活性化アニー
ル時の不純物拡散が抑制されるため、ゲート電極が空乏
化してしまうという問題が生じる。
【００１９】そこで本発明は、半導体電界効果トランジ
スタ（ＦＥＴ）のゲート電極形成において、ゲート酸化
膜２上に多結晶シリコン膜３を形成し、その上に非晶質
シリコン膜を形成し、非晶質シリコン膜６が結晶化する
ような熱処理を受ける前にドーパント原子（あるいは分
子）をイオン種を注入することを特徴とするものであ
る。
スタ（ＦＥＴ）のゲート電極形成において、ゲート酸化
膜２上に多結晶シリコン膜３を形成し、その上に非晶質
シリコン膜を形成し、非晶質シリコン膜６が結晶化する
ような熱処理を受ける前にドーパント原子（あるいは分
子）をイオン種を注入することを特徴とするものであ
る。
【００２０】本発明によれば、ゲート電極（３，６）下
層までのドーパント導入と、チャネリング現象を防止す
るという相反する要求を実現して、イオン注入時のチャ
ネリング現象によるゲート酸化膜２の劣化を防止するこ
とができ、さらには活性化アニール時の不純物拡散を促
進することができる。
層までのドーパント導入と、チャネリング現象を防止す
るという相反する要求を実現して、イオン注入時のチャ
ネリング現象によるゲート酸化膜２の劣化を防止するこ
とができ、さらには活性化アニール時の不純物拡散を促
進することができる。
【００２１】次に本発明の具体例を実施形態１として説
明する。
明する。
【００２２】まず図１（ａ）に示すように、シリコン基
板１上に膜厚４０Åの酸化シリコン膜２を熱酸化法によ
り形成し、その上に膜厚約１０００Åの多結晶シリコン
膜３を約６５０℃の減圧気相成長（ＬＰＣＶＤ）法によ
り形成する。
板１上に膜厚４０Åの酸化シリコン膜２を熱酸化法によ
り形成し、その上に膜厚約１０００Åの多結晶シリコン
膜３を約６５０℃の減圧気相成長（ＬＰＣＶＤ）法によ
り形成する。
【００２３】次に図１（ｂ）に示すように、多結晶シリ
コン膜３上に膜厚約１０００Åの非晶質シリコン膜６を
約５５０℃のＬＰＣＶＤ法により形成する。
コン膜３上に膜厚約１０００Åの非晶質シリコン膜６を
約５５０℃のＬＰＣＶＤ法により形成する。
【００２４】なお、酸化シリコン膜２は電界効果トラン
ジスタ（ＦＥＴ）のゲート酸化膜として用いられ、多結
晶シリコン膜３及び非晶質シリコン膜６は電界効果トラ
ンジスタ（ＦＥＴ）のゲート電極として用いられること
となる。
ジスタ（ＦＥＴ）のゲート酸化膜として用いられ、多結
晶シリコン膜３及び非晶質シリコン膜６は電界効果トラ
ンジスタ（ＦＥＴ）のゲート電極として用いられること
となる。
【００２５】引続いて図１（ｃ）に示すように、多結晶
シリコン膜３及び非晶質シリコン膜６の二層からなるゲ
ート電極材を、フォトレジストをマスクとしてプラズマ
エッチング法によりゲート電極の形状にパターニングす
る。
シリコン膜３及び非晶質シリコン膜６の二層からなるゲ
ート電極材を、フォトレジストをマスクとしてプラズマ
エッチング法によりゲート電極の形状にパターニングす
る。
【００２６】このとき、多結晶シリコン膜３の加工線
幅、つまり電界効果トランジスタ（ＦＥＴ）のゲート長
は０．１μに設定している。
幅、つまり電界効果トランジスタ（ＦＥＴ）のゲート長
は０．１μに設定している。
【００２７】その後、基板全面に図示しない酸化シリコ
ン膜をＣＶＤ法により約５００Åの膜厚に堆積し、異方
性の高いドライエッチング法を用いて前記ＣＶＤ酸化シ
リコン膜をエッチングし、図１（ｃ）に示すように多結
晶シリコン膜３及び非晶質シリコン膜６の上面、並びに
電界効果トランジスタ（ＦＥＴ）のソース/ドレイン領
域となるシリコン基板１の表面を露出する。
ン膜をＣＶＤ法により約５００Åの膜厚に堆積し、異方
性の高いドライエッチング法を用いて前記ＣＶＤ酸化シ
リコン膜をエッチングし、図１（ｃ）に示すように多結
晶シリコン膜３及び非晶質シリコン膜６の上面、並びに
電界効果トランジスタ（ＦＥＴ）のソース/ドレイン領
域となるシリコン基板１の表面を露出する。
【００２８】前記図示しないＣＶＤ法による酸化シリコ
ン膜の形成処理は、非晶質シリコン膜６が結晶化するこ
とがないように５５０℃以下の低温で行う。なお、図示
しない前記酸化シリコン膜の形成処理には、一般的な常
圧ＣＶＤ法（約４００℃程度）を用いてもよい。
ン膜の形成処理は、非晶質シリコン膜６が結晶化するこ
とがないように５５０℃以下の低温で行う。なお、図示
しない前記酸化シリコン膜の形成処理には、一般的な常
圧ＣＶＤ法（約４００℃程度）を用いてもよい。
【００２９】次に図１（ｄ）に示すように、パターニン
グされた非晶質シリコン膜６と、露出したシリコン基板
１に対して、ボロン，フッ化ボロン，ヒ素，リンなどの
ドーパント原子（あるいは分子）をイオン注入５する。
グされた非晶質シリコン膜６と、露出したシリコン基板
１に対して、ボロン，フッ化ボロン，ヒ素，リンなどの
ドーパント原子（あるいは分子）をイオン注入５する。
【００３０】このとき、イオン注入種の飛程距離（通称
Ｒｐ）が、非晶質シリコン膜６の膜厚の範囲内に規制さ
れることが好ましい。例えば、非晶質シリコン膜６の膜
厚が１０００Åのとき、注入エネルギーは、イオン種が
Ａｓの場合は８０ｋｅＶ（キロ・エレクトロン・ボル
ト）以下、イオン種がＰやＢＦ2の場合は５０ｋｅＶ以
下、イオン種がＢの場合は２０ｋｅＶにそれぞれ設定す
ることが望ましい。
Ｒｐ）が、非晶質シリコン膜６の膜厚の範囲内に規制さ
れることが好ましい。例えば、非晶質シリコン膜６の膜
厚が１０００Åのとき、注入エネルギーは、イオン種が
Ａｓの場合は８０ｋｅＶ（キロ・エレクトロン・ボル
ト）以下、イオン種がＰやＢＦ2の場合は５０ｋｅＶ以
下、イオン種がＢの場合は２０ｋｅＶにそれぞれ設定す
ることが望ましい。
【００３１】その後、図１（ｅ）に示すようにランプア
ニール法により半導体装置を１０００℃，１０秒間加熱
し、ドーパント原子の拡散と活性化を行う。
ニール法により半導体装置を１０００℃，１０秒間加熱
し、ドーパント原子の拡散と活性化を行う。
【００３２】図１（ｅ）に示す熱処理時において、非晶
質シリコン膜６は多結晶シリコン膜に変質する。
質シリコン膜６は多結晶シリコン膜に変質する。
【００３３】以上の工程で実現される本発明の実施形態
１においては、下層の多結晶シリコン膜３と上層の非晶
質シリコン膜６から構成されるゲート電極材にドーパン
トをイオン注入することになる。
１においては、下層の多結晶シリコン膜３と上層の非晶
質シリコン膜６から構成されるゲート電極材にドーパン
トをイオン注入することになる。
【００３４】本発明の実施形態１によれば、上層の非晶
質シリコン膜６により、イオン種が特定のシリコン結晶
面を貫通してゲート酸化膜２に突入するチャネリング現
象が生じることがなく、チャネリング現象によるゲート
酸化膜の膜質劣化を防止することができる。
質シリコン膜６により、イオン種が特定のシリコン結晶
面を貫通してゲート酸化膜２に突入するチャネリング現
象が生じることがなく、チャネリング現象によるゲート
酸化膜の膜質劣化を防止することができる。
【００３５】また、下層の多結晶シリコン膜３により、
ランプアニール熱処理時に、ドーパント原子の酸化膜界
面への拡散を促進することができる。これは、結晶粒の
境界（グレイン・バウンダリー）でのドーパントの拡散
速度が大きいためである。
ランプアニール熱処理時に、ドーパント原子の酸化膜界
面への拡散を促進することができる。これは、結晶粒の
境界（グレイン・バウンダリー）でのドーパントの拡散
速度が大きいためである。
【００３６】本発明の実施形態１において、多結晶シリ
コン膜３と非晶質シリコン膜６の積層構造で、かつ多結
晶シリコン膜３が下層に位置し、非晶質シリコン膜６が
上層に位置する構造であれば、上述した効果を発揮する
ものであり、特別な多結晶シリコン膜厚，特別な非晶質
シリコン膜厚，特別なドーパント原子のイオン注入条
件，特別な活性化熱処理条件に限定されるものではな
い。
コン膜３と非晶質シリコン膜６の積層構造で、かつ多結
晶シリコン膜３が下層に位置し、非晶質シリコン膜６が
上層に位置する構造であれば、上述した効果を発揮する
ものであり、特別な多結晶シリコン膜厚，特別な非晶質
シリコン膜厚，特別なドーパント原子のイオン注入条
件，特別な活性化熱処理条件に限定されるものではな
い。
【００３７】（実施形態２）図２は、本発明の実施形態
２に係る半導体装置の製造方法を工程順に示す断面図で
ある。
２に係る半導体装置の製造方法を工程順に示す断面図で
ある。
【００３８】図１に示す実施形態１では、多結晶シリコ
ン膜３と非晶質シリコン膜６の積層膜を実現するため
に、それぞれ異なる温度でのＬＰＣＶＤ法で形成した
が、本発明の実施形態２は、下記の方法を用いて一度の
成膜手法により、多結晶シリコン膜３と非晶質シリコン
膜６の積層膜を形成することを特徴とするものである。
ン膜３と非晶質シリコン膜６の積層膜を実現するため
に、それぞれ異なる温度でのＬＰＣＶＤ法で形成した
が、本発明の実施形態２は、下記の方法を用いて一度の
成膜手法により、多結晶シリコン膜３と非晶質シリコン
膜６の積層膜を形成することを特徴とするものである。
【００３９】具体的に説明すると、一般的な多結晶シリ
コン膜３のＬＰＣＶＤ成長法では、非晶質シリコン膜６
の堆積過程と下層界面からの結晶化層が上方に成長する
過程が生じている。
コン膜３のＬＰＣＶＤ成長法では、非晶質シリコン膜６
の堆積過程と下層界面からの結晶化層が上方に成長する
過程が生じている。
【００４０】堆積速度と結晶化速度がほぼ同等か、或い
は堆積終了後にＬＰＣＶＤ炉内でしばらく高温下で保持
されている間に、結晶化面がシリコン膜の表面に達する
場合には、多結晶シリコン層のみの膜が形成されること
になる。
は堆積終了後にＬＰＣＶＤ炉内でしばらく高温下で保持
されている間に、結晶化面がシリコン膜の表面に達する
場合には、多結晶シリコン層のみの膜が形成されること
になる。
【００４１】そこで本発明の実施形態２では図２（ａ）
に示すように、多結晶化する温度（６００℃以上）の下
でＬＰＣＶＤ成長法を用いて、多結晶シリコン膜３と非
晶質シリコン膜６の積層膜を酸化シリコン膜２上に堆積
する。
に示すように、多結晶化する温度（６００℃以上）の下
でＬＰＣＶＤ成長法を用いて、多結晶シリコン膜３と非
晶質シリコン膜６の積層膜を酸化シリコン膜２上に堆積
する。
【００４２】その処理を行う場合、成長圧力を高くする
等して、膜３，６の堆積速度を高め、その膜３，６の堆
積速度が下層の酸化シリコン膜２の界面からスタートす
る結晶化速度よりも大きく設定する。
等して、膜３，６の堆積速度を高め、その膜３，６の堆
積速度が下層の酸化シリコン膜２の界面からスタートす
る結晶化速度よりも大きく設定する。
【００４３】こうすることにより図２（ｂ）に示すよう
に、下層の多結晶シリコン層３の形成と上層の非晶質シ
リコン層６の形成が同時に進行することになる。
に、下層の多結晶シリコン層３の形成と上層の非晶質シ
リコン層６の形成が同時に進行することになる。
【００４４】そして図２（ｃ）に示すように、成長直後
に急冷（クエンチ）することにより、上層の非晶質シリ
コン層６が結晶化することを防止し、非晶質シリコン層
６の膜厚を確保する。
に急冷（クエンチ）することにより、上層の非晶質シリ
コン層６が結晶化することを防止し、非晶質シリコン層
６の膜厚を確保する。
【００４５】その後の工程は実施形態１と同様に、図１
（ｃ）、図１（ｅ）に示すように、ゲート酸化膜２上に
位置する多結晶シリコン層３と非晶質シリコン層６から
なるゲート電極材に、非晶質シリコン膜６が結晶化する
ような熱処理を受ける前にドーパント原子（或いは分
子）をイオン注入する。
（ｃ）、図１（ｅ）に示すように、ゲート酸化膜２上に
位置する多結晶シリコン層３と非晶質シリコン層６から
なるゲート電極材に、非晶質シリコン膜６が結晶化する
ような熱処理を受ける前にドーパント原子（或いは分
子）をイオン注入する。
【００４６】本発明の実施形態２によれば、一度の成膜
手法により、多結晶シリコン膜３と非晶質シリコン膜６
の積層膜を形成することができ、製造工程を簡略化する
ことができる。
手法により、多結晶シリコン膜３と非晶質シリコン膜６
の積層膜を形成することができ、製造工程を簡略化する
ことができる。
【００４７】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極下層までのドーパント導入と、チャネリング現
象を防止することができる。
ート電極下層までのドーパント導入と、チャネリング現
象を防止することができる。
【図１】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図２】本発明の実施形態２に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図３】従来例に係る半導体装置の製造方法を示す断面
図である。
図である。
【図４】従来例に係る半導体装置の製造方法を示す断面
図である。
図である。
１ シリコン基板 ２ 酸化シリコン膜（ゲート酸化膜） ３ 多結晶シリコン膜 ９ 非晶質シリコン膜
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/265
Claims (2)
- 【請求項１】 半導体電界効果トランジスタのゲート電
極を、ゲート酸化膜上に位置する多結晶シリコン層と非
晶質シリコン層からなるゲート電極材を用い、前記非晶
質シリコン膜が結晶化するような熱処理を受ける前にイ
オン種をイオン注入することにより形成する半導体装置
の製造方法であって、前記非晶質シリコン膜が多結晶化する温度の下でＬＰＣ
ＶＤ成長法を用いて、前記多結晶シリコン膜と前記非晶
質シリコン膜の積層膜を前記ゲート酸化膜上に堆積し、
かつ、前記積層膜を堆積するに際し、前記積層膜の堆積
速度を高め、前記堆積速度が前記ゲート酸化膜の界面か
らスタートする結晶化の速度よりも大きくなるように設
定し、前記多結晶シリコン層の形成と前記非晶質シリコ
ン層の形成を同時に進行させる ことを特徴とする半導体
装置の製造方法。 - 【請求項２】 前記多結晶シリコン層と前記非晶質シリ
コン層の成長直後に急冷することにより、前記非晶質シ
リコン層が結晶化することを防止し、前記非晶質シリコ
ン層の膜厚を確保することを特徴とする請求項１に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12435099A JP3307362B2 (ja) | 1999-04-30 | 1999-04-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12435099A JP3307362B2 (ja) | 1999-04-30 | 1999-04-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000315788A JP2000315788A (ja) | 2000-11-14 |
| JP3307362B2 true JP3307362B2 (ja) | 2002-07-24 |
Family
ID=14883215
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12435099A Expired - Fee Related JP3307362B2 (ja) | 1999-04-30 | 1999-04-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3307362B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5034332B2 (ja) * | 2006-06-14 | 2012-09-26 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
-
1999
- 1999-04-30 JP JP12435099A patent/JP3307362B2/ja not_active Expired - Fee Related
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| JP2000315788A (ja) | 2000-11-14 |
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