JP2698585B2 - ポリサイド電極の形成方法 - Google Patents
ポリサイド電極の形成方法Info
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- polycrystalline silicon
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置の製造プロセスに関し、特にLSI
のポリサイド電極の形成工程に好適するものである。 （従来の技術） 最近バイポーラ素子とC/MOS素子からなる複合素子が
商品化されており、このC/MOSゲートとバイポーラトラ
ンジスタのエミッタを同時に形成する手法が採用されて
いる。と言うのはこのC/MOSのゲート材料としてはAsを
ドープした多結晶珪素層を使用しており、又バイポーラ
トランジスタのエミッターもこのAsをドープした多結晶
珪素層が適用されているが、この多結晶珪素層は抵抗が
大きくなり、素子の特性である遅延時間が大きくなる欠
点がある。このために、この多結晶珪素層に高融点金属
であるMoやＷを被着する手法が知られているが、製造上
の不安定性が存在している。即ち拡散工程時における大
気中の酸素巻き込み等によってこの高融点金属の耐熱性
耐薬品性に難点があるために前記多結晶珪素層には高融
点金属の珪化物を被覆する手法が採用されているのが実
情である。 ではその利用状態を説明すると、半導体基板表面には
絶縁膜を形成後、その所定位置を開口してこの半導体基
板表面を露出してからAsをドープした多結晶珪素層を被
着し、これをCVD絶縁層で保護後、窒素雰囲気中でこのA
sを半導体基板内部の所定の深さまで拡散してこの基板
と逆導電型の不純物領域を形成する。 次に前述のようにモリブデンシリサイドMoSiを被覆後
パターニングを施して配線を形成し、こゝにCVD絶縁膜
を被覆してから窒素雰囲気中でアニール処理を施してMo
SiとAsをドープした多結晶珪素層が反応したポリサイド
配線層を形成する。 このように、多結晶珪素層にはMoSiなどのシリサイド
薄膜を直接被着し、この多結晶珪素中にはAsなどの不純
物を導入し、アニール処理によってこの不純物を拡散後
シリサイドを形成する方法を採用しており、何れの場合
もシリサイドの被着後にアニールを行ってポリサイド反
応を進めている。 （発明が解決しようとする問題点） 多結晶珪素とシリサイドによって起るポリサイド反応
は微視的に見ると不均質に進むために、膜のストレスを
緩和するようにポリサイドの結晶粒はランダムな配向を
持つように形成され、結果的には膜の縁には部分的に膨
れた形状となり又その中央部分にはストレスを開放する
ように複数の孔が形成される。 従って、ポリサイド膜を微細な寸法をもつ配線や、MO
S素子のゲート電極として使用すると、前述の膨れによ
ってパターンエッジが波打つ形状となり、素子としての
特性が変化するなどの悪影響を与える。 本発明は上記難点を除去する新規なポリサイド電極の
形成方法を提供することを目的とする。 〔発明の構成〕 （問題点を解決するための手段） この目的を達成するために本発明では、半導体基板上
に絶縁膜を形成する工程と、この絶縁膜の一部に開口を
設ける工程と、この開口を含む前記絶縁膜上に不純物を
含む多結晶珪素層を形成する工程と、この多結晶珪素層
に含まれた前記不純物を前記開口を介して前記半導体基
板表面に拡散する工程と、前記多結晶珪素層表面に前記
不純物と同じ導電型を示す元素をイオン注入して、前記
多結晶珪素層表面付近をアモルファス状にする工程と、
このアモルファス状の多結晶珪素層表面に高融点金属の
シリサイド薄膜を積層し、アニール処理を施す工程とか
らなることを特徴とするポリサイド電極の形成方法を採
用する。 （作 用） この多結晶珪素層にAs+等、この多結晶珪素層に含有
される不純物と同じ導電型を示す元素のイオン注入によ
ってその表面付近をアモルフアス化することによって、
シリサイド層の積層後に施すアニール工程によって進む
ポリサイド化反応を均質に進めうることが判明した。 と言うのは多結晶珪素の再配列に伴うストレスを緩和
するのにその表面付近をアモルフアス化する手法を採用
したものである。 また、上記の方法を採用することにより、ポリサイド
電極とともに同じ半導体基板上に形成される半導体素子
に悪影響を及ぼすことなく、また、特別なアモルファス
シリコンの形成工程を要することなく、この種の半導体
素子の形成に通常使用されるイオン注入工程により、容
易に多結晶珪素層表面をアモルファス化することができ
る。 （実施例） 第１図乃至第３図によって本発明に係る実施例を詳述
するが、従来の技術欄と重複する記載があるが、新番号
を付して説明する。 この第１図乃至第３図は本発明の工程を示す断面図で
あり、シリコン半導体基板１には絶縁物層２を形成し、
この半導体基板１は便宜上単体構造を示したが、エピタ
キシャル成長層を堆積した例や、表面を研磨して形成し
た鏡面に他少の湿り気をもたせて密着して得られる複合
半導体基板等を採用しても差支えない。 この絶縁物層２は常法通り熱酸化法によって設け、又
トランジスタとして必要なエミッタ形成用開口を所定位
置に形成して半導体基板１の表面を露出する。次にAsを
５×1015cm-2程度含有する多結晶珪素層３を厚さ100nm
堆積し、更にこの多結晶珪素層３を厚さ200nm程度のCVD
絶縁膜４で保護してから1000℃に維持した窒素雰囲気で
Asを所望の深さに拡散してn+拡散領域５を形成する。 （第１図） この説明ではトランジスタに必要なベース層ならびに
コレクタ層更には複合半導体素子ではC/MOS領域の詳細
特にゲート電極形成については割愛し、このn+拡散領域
５に形成するポリサイド電極のみを詳細に説明する。 このn+拡散領域５の形成終了後は最上層のCVD絶縁膜
４を除去してから、この多結晶珪素層３をアモルフアス
化するために２×1015cm-2のAs+イオンをイオン注入
し、（第２図）更にシリサイド層として厚さ300nmのMoS
i6を被覆する。このMoSi層は原子比で1:2.4程度であ
る。 このシリサイド層６は配線ならびに電極として利用す
るためにRIE法によってパターニングして第３図の断面
図が得られるが、このRIE処理の条件はCcl4 100 SCCM,O
250SCCM,圧力250トールパワー350W,エッチングレート25
00Å/Mである。 このシリサイド配線には再び厚さ200nmのCVD層８を被
着し、950℃に維持した窒素雰囲気中で約60分間アニー
ル処理してMoSiとAsドープド多結晶珪素を反応させてポ
リサイド電極７及び配線層７′を形成する。 〔発明の効果〕 このようなポリサイド配線形成プロセスでは多結晶珪
素層表面にAs+イオンをイオン注入してアモルフアス化
することによって、積層するMoSi等のシリサイド層と共
にアニールした際、発生するポリサイド反応の過程で不
均質な反応により微視的な膜の膨れ異常を抑制すること
が可能になり、バイポーラならびにC/MOSの素子特性の
変動を防止できる。 この多結晶珪素層表面付近をアモルフアス化すること
が極めて有効な手段であり、その達成方法として採用す
るイオン注入用ドーパントは多結晶珪素層に含有する不
純物と同種のイオンに限らずSi+等のように異種イオン
でも差支えなくその効果も確認されている。 又この方法はバイポーラ素子とC/MOSを共存させた複
合デバイスに特に好適する。
のポリサイド電極の形成工程に好適するものである。 （従来の技術） 最近バイポーラ素子とC/MOS素子からなる複合素子が
商品化されており、このC/MOSゲートとバイポーラトラ
ンジスタのエミッタを同時に形成する手法が採用されて
いる。と言うのはこのC/MOSのゲート材料としてはAsを
ドープした多結晶珪素層を使用しており、又バイポーラ
トランジスタのエミッターもこのAsをドープした多結晶
珪素層が適用されているが、この多結晶珪素層は抵抗が
大きくなり、素子の特性である遅延時間が大きくなる欠
点がある。このために、この多結晶珪素層に高融点金属
であるMoやＷを被着する手法が知られているが、製造上
の不安定性が存在している。即ち拡散工程時における大
気中の酸素巻き込み等によってこの高融点金属の耐熱性
耐薬品性に難点があるために前記多結晶珪素層には高融
点金属の珪化物を被覆する手法が採用されているのが実
情である。 ではその利用状態を説明すると、半導体基板表面には
絶縁膜を形成後、その所定位置を開口してこの半導体基
板表面を露出してからAsをドープした多結晶珪素層を被
着し、これをCVD絶縁層で保護後、窒素雰囲気中でこのA
sを半導体基板内部の所定の深さまで拡散してこの基板
と逆導電型の不純物領域を形成する。 次に前述のようにモリブデンシリサイドMoSiを被覆後
パターニングを施して配線を形成し、こゝにCVD絶縁膜
を被覆してから窒素雰囲気中でアニール処理を施してMo
SiとAsをドープした多結晶珪素層が反応したポリサイド
配線層を形成する。 このように、多結晶珪素層にはMoSiなどのシリサイド
薄膜を直接被着し、この多結晶珪素中にはAsなどの不純
物を導入し、アニール処理によってこの不純物を拡散後
シリサイドを形成する方法を採用しており、何れの場合
もシリサイドの被着後にアニールを行ってポリサイド反
応を進めている。 （発明が解決しようとする問題点） 多結晶珪素とシリサイドによって起るポリサイド反応
は微視的に見ると不均質に進むために、膜のストレスを
緩和するようにポリサイドの結晶粒はランダムな配向を
持つように形成され、結果的には膜の縁には部分的に膨
れた形状となり又その中央部分にはストレスを開放する
ように複数の孔が形成される。 従って、ポリサイド膜を微細な寸法をもつ配線や、MO
S素子のゲート電極として使用すると、前述の膨れによ
ってパターンエッジが波打つ形状となり、素子としての
特性が変化するなどの悪影響を与える。 本発明は上記難点を除去する新規なポリサイド電極の
形成方法を提供することを目的とする。 〔発明の構成〕 （問題点を解決するための手段） この目的を達成するために本発明では、半導体基板上
に絶縁膜を形成する工程と、この絶縁膜の一部に開口を
設ける工程と、この開口を含む前記絶縁膜上に不純物を
含む多結晶珪素層を形成する工程と、この多結晶珪素層
に含まれた前記不純物を前記開口を介して前記半導体基
板表面に拡散する工程と、前記多結晶珪素層表面に前記
不純物と同じ導電型を示す元素をイオン注入して、前記
多結晶珪素層表面付近をアモルファス状にする工程と、
このアモルファス状の多結晶珪素層表面に高融点金属の
シリサイド薄膜を積層し、アニール処理を施す工程とか
らなることを特徴とするポリサイド電極の形成方法を採
用する。 （作 用） この多結晶珪素層にAs+等、この多結晶珪素層に含有
される不純物と同じ導電型を示す元素のイオン注入によ
ってその表面付近をアモルフアス化することによって、
シリサイド層の積層後に施すアニール工程によって進む
ポリサイド化反応を均質に進めうることが判明した。 と言うのは多結晶珪素の再配列に伴うストレスを緩和
するのにその表面付近をアモルフアス化する手法を採用
したものである。 また、上記の方法を採用することにより、ポリサイド
電極とともに同じ半導体基板上に形成される半導体素子
に悪影響を及ぼすことなく、また、特別なアモルファス
シリコンの形成工程を要することなく、この種の半導体
素子の形成に通常使用されるイオン注入工程により、容
易に多結晶珪素層表面をアモルファス化することができ
る。 （実施例） 第１図乃至第３図によって本発明に係る実施例を詳述
するが、従来の技術欄と重複する記載があるが、新番号
を付して説明する。 この第１図乃至第３図は本発明の工程を示す断面図で
あり、シリコン半導体基板１には絶縁物層２を形成し、
この半導体基板１は便宜上単体構造を示したが、エピタ
キシャル成長層を堆積した例や、表面を研磨して形成し
た鏡面に他少の湿り気をもたせて密着して得られる複合
半導体基板等を採用しても差支えない。 この絶縁物層２は常法通り熱酸化法によって設け、又
トランジスタとして必要なエミッタ形成用開口を所定位
置に形成して半導体基板１の表面を露出する。次にAsを
５×1015cm-2程度含有する多結晶珪素層３を厚さ100nm
堆積し、更にこの多結晶珪素層３を厚さ200nm程度のCVD
絶縁膜４で保護してから1000℃に維持した窒素雰囲気で
Asを所望の深さに拡散してn+拡散領域５を形成する。 （第１図） この説明ではトランジスタに必要なベース層ならびに
コレクタ層更には複合半導体素子ではC/MOS領域の詳細
特にゲート電極形成については割愛し、このn+拡散領域
５に形成するポリサイド電極のみを詳細に説明する。 このn+拡散領域５の形成終了後は最上層のCVD絶縁膜
４を除去してから、この多結晶珪素層３をアモルフアス
化するために２×1015cm-2のAs+イオンをイオン注入
し、（第２図）更にシリサイド層として厚さ300nmのMoS
i6を被覆する。このMoSi層は原子比で1:2.4程度であ
る。 このシリサイド層６は配線ならびに電極として利用す
るためにRIE法によってパターニングして第３図の断面
図が得られるが、このRIE処理の条件はCcl4 100 SCCM,O
250SCCM,圧力250トールパワー350W,エッチングレート25
00Å/Mである。 このシリサイド配線には再び厚さ200nmのCVD層８を被
着し、950℃に維持した窒素雰囲気中で約60分間アニー
ル処理してMoSiとAsドープド多結晶珪素を反応させてポ
リサイド電極７及び配線層７′を形成する。 〔発明の効果〕 このようなポリサイド配線形成プロセスでは多結晶珪
素層表面にAs+イオンをイオン注入してアモルフアス化
することによって、積層するMoSi等のシリサイド層と共
にアニールした際、発生するポリサイド反応の過程で不
均質な反応により微視的な膜の膨れ異常を抑制すること
が可能になり、バイポーラならびにC/MOSの素子特性の
変動を防止できる。 この多結晶珪素層表面付近をアモルフアス化すること
が極めて有効な手段であり、その達成方法として採用す
るイオン注入用ドーパントは多結晶珪素層に含有する不
純物と同種のイオンに限らずSi+等のように異種イオン
でも差支えなくその効果も確認されている。 又この方法はバイポーラ素子とC/MOSを共存させた複
合デバイスに特に好適する。
【図面の簡単な説明】
第１図乃至第４図は本発明方法の各工程を示す断面図で
ある。
ある。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭60−213046（ＪＰ，Ａ)
特開 昭58−154228（ＪＰ，Ａ)
特開 昭61−156811（ＪＰ，Ａ)
特開 昭60−24013（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．半導体基板上に絶縁膜を形成する工程と、この絶縁
膜の一部に開口を設ける工程と、この開口を含む前記絶
縁膜上に不純物を含む多結晶珪素層を形成する工程と、
この多結晶珪素層に含まれた前記不純物を前記開口を介
して前記半導体基板表面に拡散する工程と、前記多結晶
珪素層表面に前記不純物と同じ導電型を示す元素をイオ
ン注入して、前記多結晶珪素層表面付近をアモルファス
状にする工程と、このアモルファス状の多結晶珪素層表
面に高融点金属のシリサイド薄膜を積層し、アニール処
理を施す工程とからなることを特徴とするポリサイド電
極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114859A JP2698585B2 (ja) | 1987-05-13 | 1987-05-13 | ポリサイド電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114859A JP2698585B2 (ja) | 1987-05-13 | 1987-05-13 | ポリサイド電極の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63281424A JPS63281424A (ja) | 1988-11-17 |
| JP2698585B2 true JP2698585B2 (ja) | 1998-01-19 |
Family
ID=14648487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62114859A Expired - Fee Related JP2698585B2 (ja) | 1987-05-13 | 1987-05-13 | ポリサイド電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2698585B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815298B2 (en) | 2001-09-28 | 2004-11-09 | Kabushiki Kaisha Toshiba | Method of forming a semiconductor device including forming an amorphous silicon layer over and reacting with a silicide layer |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2675076B2 (ja) * | 1988-06-14 | 1997-11-12 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH02139923A (ja) * | 1988-11-21 | 1990-05-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| CN102122643B (zh) * | 2011-01-28 | 2015-07-08 | 上海华虹宏力半导体制造有限公司 | 一种双极型晶体管的制作方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154228A (ja) * | 1982-03-09 | 1983-09-13 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0654768B2 (ja) * | 1983-07-20 | 1994-07-20 | 株式会社東芝 | 半導体装置の製造方法 |
| US4504521A (en) * | 1984-03-22 | 1985-03-12 | Rca Corporation | LPCVD Deposition of tantalum silicide |
| JPS61156811A (ja) * | 1984-12-28 | 1986-07-16 | Toshiba Corp | 半導体装置の製造方法 |
-
1987
- 1987-05-13 JP JP62114859A patent/JP2698585B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815298B2 (en) | 2001-09-28 | 2004-11-09 | Kabushiki Kaisha Toshiba | Method of forming a semiconductor device including forming an amorphous silicon layer over and reacting with a silicide layer |
| US7115905B2 (en) | 2001-09-28 | 2006-10-03 | Kabushiki Kaisha Toshiba | Semiconductor device including forming an amorphous silicon layer over and reacting with a silicide layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63281424A (ja) | 1988-11-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |