JP3639009B2 - Tiシリサイド層を有する半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、金属シリサイドからなる微細パターンを有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
高融点メタルシリサイドは、半導体装置のコンタクト材料、ゲート電極、及び配線等に利用されている。メタルシリサイドの中でもTiSi2 は室温における抵抗率が10〜20Ωcmと低いこと、熱的、化学的に安定であることから半導体装置に多用されている。
【0003】
TiSi2 には、準安定状態のC49相と安定状態のC54相の2種類の相があり、(100)あるいは(111)面Si基板表面、ポリシリコンまたはアモルファスシリコン等の上に形成される。C49相は700℃以下で形成され、C54相は750℃以上で形成される。準安定状態であるC49相は、安定状態であるC54相と比較すると抵抗率が高く、室温で40〜60Ωcmである。
【0004】
以下に、図1(A)〜図1(C)を参照して、MOSFETのソース、ドレイン領域及びゲート電極の表面をサリサイド化する場合を例にとって、従来のTiSi2 層の作製方法を説明する。なお、図1は、後に本発明の実施例の説明においても参照する。
【0005】
図1(A)に示すように、p型シリコン基板1の表面上にゲート絶縁膜を介してアモルファスシリコンからなる2つのゲート電極2が形成されている。それぞれのゲート電極2を挟むように、シリコン基板1の表面に複数の低抵抗領域3が形成されている。各ゲート電極2とそれを挟む2つの低抵抗領域3によりMOSFETが構成される。
【0006】
ゲート電極2の側壁から低抵抗領域3表面のゲート電極近傍領域にわたって、絶縁体からなるサイドウォール絶縁体4が形成されている。サイドウォール絶縁体4は、低抵抗領域形成用のイオン注入時のマスクとして使用される。
【0007】
図1(B)を参照して、第1回目の熱処理までの工程について説明する。ゲート電極2、低抵抗領域3の露出した表面を含む基板全面にTi膜5を堆積する。次に、温度690℃程度で第1回目の熱処理を行い、TiとSiを反応させる。これにより、低抵抗領域3とTi膜5との界面、及びゲート電極2とTi膜5との界面にそれぞれTiSi2 層6、7が形成される。
【0008】
図1(C)を参照して第2回目の熱処理までの工程について説明する。なお、図1(C)のシリコン基板1裏面のTiN膜8は、後述する実施例において形成されるものであり、従来例ではTiN膜8は形成されない。第1回目の熱処理工程後、未反応のTi膜5を除去する。次に、800℃で熱処理を行い、TiSi2 をC49相からC54相に相転移させ、TiSi2 層6、7を低抵抗化する。
【0009】
【発明が解決しようとする課題】
従来例による第2回目熱処理工程により、TiSi2 が低抵抗化するが、図1(C)の低抵抗領域3のパターン幅が1μm以下になるとTiSi2 層6のシート抵抗が急激に増加する。
【0010】
図4は、TiSi2 層の線幅に対するTiSi2 層のシート抵抗を示す。横軸は線幅を単位μmで表し、縦軸はシート抵抗を単位Ω/□で表す。シート抵抗を測定した試料は、シリコン基板にBF2 + イオンをイオン注入して850℃で10分間の熱処理を行ったp型領域の表面にTiSi2 層を形成したものである。図中の記号■は、BF2 + を加速エネルギ20keV、ドーズ量5×1015cm-2、記号●は、加速エネルギ20keV、ドーズ量2×1015cm-2の条件でイオン注入してp型領域を形成した場合を示す。
【0011】
TiSi2 層の下地が、BF2 + のドーズ量2×1015cm-2のp型領域の場合、TiSi2 層の線幅が2μmのとき、シート抵抗は約6Ω/□であり、線幅を1μmとするとシート抵抗はやや上昇し約11Ω/□となる。さらに、線幅を細くするとシート抵抗は急激に増加し、線幅が0.4μmのとき約34Ω/□となる。
【0012】
TiSi2 層下地のp型領域のドーズ量が5×1015cm-2の場合には、シート抵抗が全体的に高くなり、線幅に対するシート抵抗の変化は同様の傾向を示す。
【0013】
半導体装置の高速化を図るためには、配線・電極の抵抗を下げる必要がある。特に、集積度が向上し、微細化が進んだ集積回路では、配線・電極はますます細くなる傾向にある。このため、特に線幅が1μm以下の配線・電極のシート抵抗を下げることが必要となる。
【0014】
本発明の目的は、パターン幅の狭い金属シリサイド層のシート抵抗を下げることが可能な金属シリサイド層の作製技術を提供することである。
【0015】
【課題を解決するための手段】
本発明の一観点によると、上面と下面を有する基板を準備する工程と、前記基板の上面の少なくとも一部の領域にチタンシリサイド層を形成する第1の工程と、前記チタンシリサイド層に圧縮歪を生じさせて加熱し、前記チタンシリサイド層を低抵抗化する第2の工程とを含み、前記第2の工程が、前記基板の下面に、前記基板よりも熱膨張係数が大きい材料からなる第1の膜を800℃よりも低い温度で形成する工程と、前記基板を800℃以上の温度で熱処理する工程とを含む半導体装置の製造方法
【0016】
チタンシリサイドのC54相はC49相よりも密度が高い。従って、チタンシリサイド層に圧縮歪を加えて熱処理することにより、C49相からC54相への相転移が促進されると考えられる。C54相は、C49相よりも抵抗率が低いため、低抵抗化を図ることができる。
【0017】
本発明の他の観点によると、前記チタンシリサイド層が、幅1μm以下の線状部分を含む半導体装置の製造方法が提供される。
通常、チタンシリサイド層が線幅1μm以下の線状パターンである場合に、シート抵抗が高くなる傾向にある。このため、チタンシリサイド層に圧縮歪を加えて熱処理する方法は、チタンシリサイド層が線幅1μm以下の線状部分を含むときに効果が高い。
【0019】
基板の下面に、基板よりも熱膨張係数の大きい材料からなる膜を形成して加熱すると、基板がその下面を外側にするように反る。このため、基板の上面に形成されたチタンシリサイド層に圧縮歪を加えることができる。800℃以上の温度で熱処理すると、チタンシリサイドをC49相からC54相に効率的に相転移させることができる。
【0020】
本発明の他の観点によると、前記第1の工程の前に、さらに、前記基板の下面に前記基板よりも熱膨張係数が小さい材料からなる第2の膜を第1の温度で形成する工程を含み、前記第1の工程において、前記第1の温度よりも高い第2の温度で前記チタンシリサイド層を形成し、前記第1の工程の後、前記第2の工程の前に、さらに、前記第2の膜を除去する工程を含む半導体装置の製造方法が提供される。
【0021】
基板の下面に、基板よりも熱膨張係数の小さい材料からなる膜を形成して加熱すると、基板がその上面を外側にするように反る。この状態で基板上面にチタンシリサイド層を形成し、基板裏面の膜を除去して基板の反りを復元することにより、チタンシリサイド層に圧縮歪を加えることができる。
【0022】
本発明の他の観点によると、少なくとも一部領域にSi表面が露出した基板を準備する工程と、前記基板の表面上に、Siとシリサイド反応を起こす金属膜を堆積する工程と、前記基板の表面及び前記金属膜の少なくとも一方に歪を生じさせつつ加熱し、前記Si表面と前記金属膜とを反応させて金属シリサイド層を形成する工程とを含み、前記金属シリサイド層を形成する工程の前に、さらに、前記基板の裏面上に、前記金属シリサイド層を形成する工程における加熱温度よりも低い温度で、前記基板よりも熱膨張係数の大きい材料からなる第1の膜を形成する工程を含む半導体装置の製造方法が提供される。
【0023】
基板の表面及び金属膜の少なくとも一方に歪を生じさせて加熱すると、シリサイド反応を起こしやすくなる。このため、歪を生じさせない場合に比べて厚い金属シリサイド層を形成し易くなる。
【0025】
第1の膜を形成した後シリサイド反応時に、第1の膜形成時の温度よりも高温で熱処理するため、基板がその裏面側を外側にするように反る。このため、基板表面の金属膜に圧縮応力が印加され、圧縮歪が生ずる。
【0026】
【発明の実施の形態】
TiSi2 層のパターンが細くなった場合に熱処理を行っても低抵抗化しない原因を探索するために、線幅が0.5μmと2.0μmのTiSi2 パターンを透過型電子顕微鏡(TEM)により観察した。
【0027】
その結果、線幅が狭くなるとTiSi2 パターンのうち約半分の領域がC49相のままであり、C54相に相転移していないことがわかった。このため、線幅が狭くなるとTiSi2 パターンのシート抵抗が上昇するものと考えられる。
【0028】
また、基板全面に形成されたC49相のTiSi2 膜と線幅0.5μmのC49相のTiSi2 パターンの格子定数をX線回折により測定したところ、基板全面に形成したTiSi2 膜は0.0079程度の圧縮歪を受けている一方、0.5μm線幅のTiSi2 パターンはほとんど圧縮歪を受けていないことがわかった。
【0029】
C49相からC54相へ相転移するときに、TiSi2 の体積は約5%小さくなる。このため、圧縮歪を受けているとC49相からC54相への相転移が促進されるものと考えられる。このことから、線幅が細いTiSi2 パターンに圧縮歪を与えて熱処理を行うことにより、C54相への相転移が促進され、低抵抗化が図られると考えられる。
【0030】
以下、図1を参照して、第1の実施例について、nチャネルMOSFETの低抵抗領域の表面、及びゲート電極の上面をサリサイド化する場合を例にとって説明する。
【0031】
図1(A)を参照してMOSFET形成までの工程について説明する。図1は、2つのMOSFETのそれぞれの1つの電流端子が相互に接続されている構成を示している。
【0032】
p型シリコン基板1の表面を熱酸化してゲート絶縁膜を形成し、このゲート絶縁膜上にCVDにより厚さ200nmのアモルファスシリコン膜を堆積する。このアモルファスシリコン膜にPを加速エネルギ20keV、ドーズ量4×1015cm-2の条件でイオン注入し、パターニングしてゲート電極2を形成する。LDD構造形成のため、ゲート電極2をマスクとしてAsを加速エネルギ10keV、ドーズ量3×1013cm-2の条件でイオン注入する。
【0033】
次に、原料ガスとしてSiH2 Cl2 とN2 Oを使用し、基板温度800℃でCVDにより厚さ150nmのSiO2 膜を形成し、続いてリアクティブイオンエッチング(RIE)により、このSiO2 膜を異方性エッチングしてサイドウォール絶縁体4を形成する。
【0034】
ゲート電極2とサイドウォール絶縁体4をマスクとして低抵抗領域形成用のイオン注入を行う。例えば、Asを加速エネルギ30keV、ドーズ量2×1015cm-2の条件でイオン注入する。窒素雰囲気中で温度800℃として10分間の熱処理を行い、イオン注入された不純物を活性化して低抵抗領域3を形成する。低抵抗領域3はソースあるいはドレイン領域となる。熱処理後、低抵抗領域3表面の酸化膜を除去する。
【0035】
図1(B)を参照して、第1回目の熱処理までの工程について説明する。
低抵抗領域3及びゲート電極2の露出した表面を含む基板全面にTi膜5を堆積する。温度690℃で90秒間、第1回目の熱処理を行う。熱処理は、例えば赤外線ランプを用いたラピッドサーマルアニールにより行う。なお、好ましくは熱処理の温度を650〜750℃、より好ましくは650〜700℃とし、熱処理時間を30〜90秒とする。
【0036】
第1回目の熱処理により、低抵抗領域3とTi膜5との界面にTiSi2 層6が形成され、ゲート電極2とTi膜5との界面にTiSi2 層7が形成される。TiSi2 層6、7は、C49相である。
【0037】
図1(C)を参照して、シリコン基板1の裏面にTiN膜を形成するまでの工程について説明する。
第1回目の熱処理で未反応のTi膜5をNH4 OHとH2 O2 とH2 Oを1:1:2に混合したエッチング液を使用し、温度70℃で90秒間エッチングして除去する。
【0038】
次に、シリコン基板1の裏面にArとN2 の混合雰囲気中でTiターゲットを用いた反応性スパッタにより、基板温度が室温の条件で厚さ100μmのTiN膜8を堆積する。TiN膜8の堆積は、後の第2回目の熱処理の温度よりも低い温度で行う必要がある。
【0039】
図1(D)を参照して、第2回目の熱処理工程について説明する。
シリコン基板1の裏面にTiN膜8を堆積後、窒素雰囲気中で温度約800℃で30秒間の熱処理を行う。熱処理は、例えばラピッドサーマルアニールにより行う。なお、好ましくは熱処理の温度を800〜900℃、より好ましくは800〜850℃とする。TiNは、Siよりも熱膨張係数が大きいため、800℃に加熱するとTiN膜8側の面が外側になるように基板が反る。このため、基板1の表側に形成されたTiSi2 層6、7には、圧縮応力が加えられ、圧縮歪が生ずる。
【0040】
このように、TiSi2 層に圧縮歪を生じさせて800℃程度に加熱することにより、TiSi2 層6、7を効率的にC54相に相転移させることができる。第2回目の熱処理工程後、シリコン基板1を背面研磨することにより、TiN膜8を除去する。TiN膜8を除去すると、基板は元の平坦な状態に復元する。なお、背面研磨の代わりにケミカルエッチングによりTiN膜8を除去してもよい。
【0041】
上記第1の実施例では、基板の裏面に形成する膜としてTiNを使用する場合について説明したが、Siよりも熱膨張係数が大きいものであればその他の材料を用いてもよい。例えば、AlN、ZrN、HfN等を用いてもよい。また、Si以外の基板を用いてもよい。この場合には、図1(C)の工程で基板裏面に形成する膜は、基板よりも大きな熱膨張係数を有する材料とする必要がある。
【0042】
次に、第2の実施例について、第1の実施例と同様にMOSFETの低抵抗領域の表面、及びゲート電極の上面をサリサイド化する場合を例にとって説明する。
【0043】
図1(A)に示すように、MOSFETが形成された基板を準備する。MOSFETは、第1の実施例と同様の方法で作製される。
図2(A)に示すように、低抵抗領域3及びゲート電極2の露出した表面を含む基板全面にTi膜5を堆積する。シリコン基板1の裏面に反応ガスとしてSiH4 とO2 を使用し、ECR(電子サイクロトロン共鳴)を用いたプラズマCVDにより、基板温度約300℃で厚さ100μmのSiO2 膜11を堆積する。なお、約100分程度で厚さ100μmの膜を堆積することができる。SiO2 膜の堆積は、後の第1回目の熱処理の温度よりも低い温度で行う必要がある。
【0044】
図2(B)を参照して、第1回目の熱処理工程について説明する。
基板を690℃として90秒間、第1回目の熱処理を行う。熱処理は、例えば、ラピッドサーマルアニールにより行う。なお、好ましくは熱処理の温度を650〜750℃、より好ましくは650〜700℃とし、熱処理時間を30〜90秒とする。SiO2 の熱膨張係数は、Siのそれよりも小さいため、690℃に加熱するとSiO2 膜11側の面が内側になるように基板が反る。この状態で、低抵抗領域3とTi膜5との界面にTiSi2 層6が形成され、ゲート電極2とTi膜5との界面にTiSi2 層7が形成される。
【0045】
図2(C)を参照して、第2回目の熱処理までの工程について説明する。
第1回目の熱処理工程後、基板を室温まで冷却し、背面研磨によりSiO2 膜11を除去する。未反応のTi膜5をNH4 OHとH2 O2 とH2 Oを1:1:2に混合したエッチング液を使用し、温度70℃で90秒間エッチングして除去する。SiO2 膜11を除去すると基板の反りは復元するため、TiSi2 層6、7に圧縮歪が加えられる。この状態で基板を800℃程度に加熱して30秒間、第2回目の熱処理を行う。なお、好ましくは熱処理の温度を800〜900℃、より好ましくは800〜850℃とする。このようにして、第1の実施例と同様にTiSi2 層6、7に圧縮歪を加えた状態で熱処理を行うことができる。
【0046】
上記第2の実施例では、Si基板を使用した場合について説明したがSi以外の基板を使用してもよい。この場合、図2(A)の工程で基板の裏面に堆積する膜は、基板よりも熱膨張係数が小さい材料とする必要がある。
【0047】
また、図2(C)に示す第2回目の熱処理工程の前に、上記第1の実施例で説明したように、基板の裏面にTiN膜を形成してもよい。第2回目の熱処理工程の前にTiN膜を形成することにより、さらに大きな圧縮歪を加えることができる。
【0048】
また、上記第2の実施例では、第1回目の熱処理の温度を650〜700℃とし、C49相のTiSi2 層を形成する場合について説明したが、700℃以上の温度としてもよい。700℃以上で熱処理することにより、第1回目の熱処理において、TiSi2 層の一部を密度の高いC54相とすることができる。従って、第2回目の熱処理時に加わる圧縮歪がより大きくなることが期待される。
【0049】
次に、図3を参照して上記第1の実施例によりTiSi2 層を形成した場合のTiSi2 層のシート抵抗を、従来例により形成した場合と比較して説明する。図3は、第1回目及び第2回目の熱処理後のTiSi2 層のシート抵抗を示す。横軸は時間軸で、熱処理前、第1回目及び第2回目の熱処理後の状態を表し、縦軸は、シート抵抗を単位Ω/□で表す。なお、図1では、MOSFETのソース/ドレイン領域、及びゲート電極の上面に微細なTiSi2 パターンを形成する場合を示したが、図3は、表面にAsを加速エネルギ30keV、ドーズ量2×1014cm-2の条件でイオン注入を行い、1000℃で10秒間の活性化アニールを行ってn型領域が形成されたシリコン基板の全面に形成したTiSi2 層のシート抵抗を示す。
【0050】
シート抵抗の測定は、第2回目の熱処理工程における基板の反りの程度が異なる3種類の試料及び反りが無い試料について行った。ここで、反りの程度は、反っている基板の外側の面が、その縁上の一点で平面に接するように配置したとき、平面に接している点の基板中心に関する対称点の平面からの高さHで表すこととした。なお、使用した基板は、4インチ径のものである。図中の記号□、■、○、●は、それぞれ反りの程度Hが0mm、1mm、2mm、3mmのときのシート抵抗を示す。
【0051】
基板の反りの程度Hの大きさは、第1の実施例においては、図1(C)に示すTiN膜8のスパッタ時の基板温度等の成膜条件、あるいは膜厚等を変えることにより制御することができる。また、第2の実施例においては、図2(B)に示すSiO2 膜11のCVDの成膜条件、あるいは膜厚等を変えればよい。
【0052】
Ti層のシート抵抗は、約40Ω/□であり、第1回目の熱処理を行いシリサイド化することにより、シート抵抗は急激に減少する。第1回目の熱処理後のシート抵抗は、8〜10Ω/□である。第1回目の熱処理までは各試料の作製条件に差はないため、試料毎のシート抵抗の差は、作製条件のバラツキによるものと考えられる。
【0053】
第2回目の熱処理を行うと、シート抵抗はさらに低下する。反りが無い場合及び反りの程度Hが1mmの場合には、シート抵抗の低下分は約3.9Ω/□であるのに対し、反りの程度Hが2mmの場合には約4.3Ω/□である。このように、反りの程度Hが2mmになるように基板を反らせ、TiSi2 層に圧縮歪を加えて熱処理を行うことにより、TiSi2 層のシート抵抗をより低下させることができる。
【0054】
反りの程度Hが3mmのときは、第2回目の熱処理によるシート抵抗の低下分は約2.6Ω/□であり、反りが無い場合よりも却って悪くなっている。これは、歪が大きくなりすぎてTiSi2 層内に欠陥が発生するためと考えられる。
【0055】
図3では、基板全面にTiSi2 層を形成した場合を示したが、TiSi2 の微細パターンである場合にも、基板の反りによる圧縮歪の効果は同様と考えられるため、TiSi2 微細パターンに対してもシート抵抗の低減が図られると考えられる。
【0056】
次に、図5〜図7を参照して、本発明の第3の実施例について説明する。
シリサイド化を行った後、熱処理を行う前に、TiSi2 パターンをTEMで観察したところ、線幅の狭い領域でTiSi2 膜厚が薄いことがわかった。これは、線幅の狭い領域でシリサイド反応が遅くなっているためと考えられる。
【0057】
TiとSiとの反応では、主にSiが拡散種となるが、TiもSi中に拡散する。Ti層及びSi層の少なくとも一方に応力を加えてエネルギ的に不安定にすることにより、相互拡散が促進されると考えられる。第3の実施例では、シリサイド反応中にTi層及びSi層に応力を加えて歪を生じさせ、シリサイド化を行う。
【0058】
第1の実施例では、nチャネルMOSトランジスタの形成を例に説明したが、第3の実施例では、pチャネルMOSトランジスタの形成を例に説明する。
図5(A)に示すように、n型シリコン基板1の表面にMOSトランジスタを形成する。形成方法は、図1(A)に示す第1の実施例と同様である。ただし、MOSトランジスタの導電型が異なるため、Asの代わりにBF2 + イオンをドープする。例えば、LDD構造形成のために、BF2 + イオンを、加速エネルギ10keV、ドーズ量3×1013cm-2の条件でイオン注入する。ソース/ドレイン領域形成のためには、BF2 + イオンを、加速エネルギ20keV、ドーズ量2×1015cm-2の条件でイオン注入する。不純物活性化のためのアニールを1000℃で10秒間行う。
【0059】
図5(B)を参照して、第1回目の熱処理までの工程について説明する。
低抵抗領域3及びゲート電極2の露出した表面を含む基板全面にTi膜5を堆積し、基板1の裏面にTi膜9を堆積する。Ti膜9の膜厚がTi膜5の膜厚よりも十分厚くなるようにする。例えば、Ti膜5の膜厚を40nm、Ti膜9の膜厚を200nmとする。温度725℃で30秒間、第1回目の熱処理を行う。熱処理は、例えば赤外線ランプを用いたラピッドサーマルアニールにより行う。なお、好ましくは熱処理の温度を650〜750℃、より好ましくは650〜700℃とし、熱処理時間を30〜90秒とする。
【0060】
Tiの熱膨張係数がSiの熱膨張係数よりも大きいため、裏面のTi膜9が表面のTi膜5よりも十分厚い場合、基板加熱によって基板1が裏面を外側にするように反る。基板1の反りにより、Ti膜5及び基板1の表面層に圧縮応力が加わり、圧縮歪が生ずる。
【0061】
第1回目の熱処理により、低抵抗領域3とTi膜5との界面にTiSi2 層6が形成され、ゲート電極2とTi膜5との界面にTiSi2 層7が形成される。また、基板1の裏面には、TiSi2 層10が形成される。TiSi2 層6、7及び10は、C49相である。
【0062】
図5(C)を参照して、第2回目の熱処理までの工程について説明する。
第1回目の熱処理で未反応のTi膜5をH2 SO4 とH2 O2 とを3:1に混合したエッチング液を使用し、温度70℃で20分間エッチングして除去する。Ti膜9はTi膜5よりも厚いため、その一部は除去されないで残る。
【0063】
アルゴン雰囲気中で温度約800℃で30秒間の熱処理を行う。熱処理は、例えばラピッドサーマルアニールにより行う。なお、好ましくは熱処理の温度を800〜900℃、より好ましくは800〜850℃とする。裏面のTi膜9及びTiSi2 膜10は、Siよりも熱膨張係数が大きいため、800℃に加熱するとTi膜9側の面が外側になるように基板が反る。このときの熱処理温度は図5(B)に示したシリサイド化時の熱処理温度よりも高い。また、表面と裏面のTi膜のエッチング厚さが等しいとすると、表面のTi膜5もしくはTiSi2 層7の厚さに対する裏面のTi膜9及びTiSi2 膜10の合計の厚さの比が、シリサイド化時のそれよりも大きくなっているため、シリサイド化時よりも基板の反り量が大きくなると考えられる。このため、基板1の表側に形成されたTiSi2 層6、7に圧縮応力が加えられ、圧縮歪が生ずる。
【0064】
このように、TiSi2 層に圧縮応力を加えて圧縮歪を生じさせ、800℃程度に加熱することにより、TiSi2 層6、7を効率的にC54相に相転移させることができる。
【0065】
第2回目の熱処理工程後、シリコン基板1を背面研磨することにより、Ti膜9とTiSi2 層10とを除去する。Ti膜9とTiSi2 層10とを除去すると、基板は元の平坦な状態に復元する。なお、背面研磨の代わりにケミカルエッチングにより除去してもよい。
【0066】
上記第3の実施例では、基板の裏面に形成する膜としてTi及びTiSi2 を使用する場合について説明したが、Siよりも熱膨張係数が大きいものであればその他の材料を用いてもよい。例えば、TiN、AlN、ZrN、HfN、Co、Ni、Zr、Hf、Ta、Fe、Cr、Mo、W、Pt、NiSi2 、ZrSi2 、HfSi2 、TaSi2 、FeSi2 、CrSi2 、MoSi2 、WSi2 、PtSi2 等を用いてもよい。また、Si以外の基板を用いてもよい。この場合には、図5(C)の工程で基板裏面に形成する膜は、基板よりも大きな熱膨張係数を有する材料とする。
【0067】
図6は、第1回目の熱処理工程後のTiSi2 層のシート抵抗とTiSi2 層の線幅との関係を示す。横軸はTiSi2 層の線幅を単位μmで表し、縦軸はシート抵抗を単位Ω/□で表す。図中の記号●は、第3の実施例の方法で形成したTiSi2 層、記号○は、基板の裏面にTi層を形成しない従来方法で形成したTiSi2 層のシート抵抗を示す。
【0068】
線幅が少なくとも0.25〜1μmの範囲で、第3の実施例の場合のシート抵抗が、従来例の場合のシート抵抗よりも約2Ω/□程度小さい。これは、Ti層及びSi表面層の歪によりシリサイド化反応が速く進み、厚いTiSi2 層が形成されているためと考えられる。
【0069】
図7は、第2回目の熱処理工程後のTiSi2 層のシート抵抗とTiSi2 層の線幅との関係を示す。横軸、縦軸、及び図中の記号は、図6の場合と同様である。
【0070】
線幅が少なくとも0.25〜1μmの範囲で、第3の実施例の場合のシート抵抗が、従来例の場合のシート抵抗よりも低い。特に、線幅が0.4μm以下になると、シート抵抗低減効果が著しい。例えば、線幅が0.28μmのとき、第3の実施例の場合のシート抵抗が従来の場合のシート抵抗よりも、約5.5Ω/□程度小さい。第3の実施例の場合には、従来例に比べて厚いTiSi2 層が形成されている上に、TiSi2 層に圧縮歪を生じさせて熱処理を行うため、高抵抗のC49相から低抵抗のC54相への相転移が促進されるためと考えられる。
【0071】
第3の実施例では、Ti層及びSi表面層に圧縮歪を生じさせてシリサイド反応を起こさせる場合を説明したが、圧縮歪に限らず伸張歪を生じさせてもエネルギ的に不安定になり、TiとSiの相互拡散が促進されシリサイド反応が促進されると考えられる。また、Ti以外の他の金属であっても、エネルギ的に不安定な状態で拡散が促進されると考えられるため、第3の実施例は、Ti以外のシリサイド反応を起こす金属を用いて金属シリサイド層を形成する場合にも適用できるであろう。
【0072】
また、第3の実施例では、シリサイド化時に歪を生じさせ、かつ相転移時に圧縮歪を生じさせた場合を説明したが、シリサイド化時に歪を生じさせることにより、より厚いシリサイド層を得ることができるため、シリサイド化時にのみ歪を生じさせてもシート抵抗低減効果があるであろう。
【0073】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【0074】
【発明の効果】
以上説明したように、本発明によれば、TiSi2 の微細パターンのシート抵抗を低減することができる。また、Ti以外の金属シリサイドの抵抗を低減することができる。これにより、半導体装置の高速化、信頼性向上を図ることが可能になる。
【図面の簡単な説明】
【図1】第1の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図2】第2の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図3】第1の実施例による方法で作製したTiSi2 層のシート抵抗を示すグラフである。
【図4】従来例による方法で作製したTiSi2 パターンのシート抵抗を示すグラフである。
【図5】第3の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図6】第3の実施例による方法で作製した第1回目熱処理後のTiSi2 パターンのシート抵抗を示すグラフである。
【図7】第3の実施例による方法で作製した第2回目熱処理後のTiSi2 パターンのシート抵抗を示すグラフである。
【符号の説明】
1 シリコン基板
2 ゲート電極
3 低抵抗領域
4 サイドウォール
5 Ti膜
6、7、10 TiSi2 層
8 TiN膜
9 Ti層
11 SiO2 膜
Claims (10)
- 上面と下面を有する基板を準備する工程と、
前記基板の上面の少なくとも一部の領域にチタンシリサイド層を形成する第1の工程と、
前記チタンシリサイド層に圧縮歪を生じさせて加熱し、前記チタンシリサイド層を低抵抗化する第2の工程と
を含み、
前記第2の工程が、前記基板の下面に、前記基板よりも熱膨張係数が大きい材料からなる第1の膜を800℃よりも低い温度で形成する工程と、
前記基板を800℃以上の温度で熱処理する工程と
を含む半導体装置の製造方法。 - 前記チタンシリサイド層が、幅が1μm以下の線状部分を含む請求項1に記載の半導体装置の製造方法。
- 上面と下面を有する基板を準備する工程と、
前記基板の上面の少なくとも一部の領域にチタンシリサイド層を形成する第1の工程と、
前記チタンシリサイド層に圧縮歪を生じさせて加熱し、前記チタンシリサイド層を低抵抗化する第2の工程と
を含み、
前記第1の工程の前に、さらに、前記基板の下面に前記基板よりも熱膨張係数が小さい材料からなる第2の膜を第1の温度で形成する工程を含み、
前記第1の工程において、前記第1の温度よりも高い第2の温度で前記チタンシリサイド層を形成し、
前記第1の工程の後、前記第2の工程の前に、さらに、前記第2の膜を除去する工程を含む半導体装置の製造方法。 - 前記基板が、Siであり、前記第2の膜が、SiO2 である請求項3に記載の半導体装置の製造方法。
- 前記基板がSiであり、前記第1の膜が、TiN、AlN、ZrN、HfN、Co、Ti、Ni、Zr、Hf、Ta、Fe、Cr、Mo、W、Pt、TiSi2 、ZrSi2 、HfSi2 、TaSi2 、FeSi2 、CrSi2 、MoSi2 、WSi2 、及びPtSi2 からなる群より選ばれた少なくとも1つのものにより形成されている請求項1〜4のいずれかに記載の半導体装置の製造方法。
- 少なくとも一部領域にSi表面が露出した基板を準備する工程と、
前記基板の表面上に、Siとシリサイド反応を起こす金属膜を堆積する工程と、
前記基板の表面及び前記金属膜の少なくとも一方に歪を生じさせつつ加熱し、前記Si表面と前記金属膜とを反応させて金属シリサイド層を形成する工程と
を含み、
前記金属シリサイド層を形成する工程の前に、さらに、前記基板の裏面上に、前記金属シリサイド層を形成する工程における加熱温度よりも低い温度で、前記基板よりも熱膨張係数の大きい材料からなる第1の膜を形成する工程を含む半導体装置の製造方法。 - 前記Si表面が、幅1μm以下の線状形状の領域を有する請求項6に記載の半導体装置の製造方法。
- 前記基板がSi基板であり、
前記第1の膜が、TiN、AlN、ZrN、HfN、Co、Ti、Ni、Zr、Hf、Ta、Fe、Cr、Mo、W、Pt、TiSi2 、ZrSi2 、HfSi2 、TaSi2 、FeSi2 、CrSi2 、MoSi2 、WSi2 、PtSi2 からなる群よる選ばれた少なくとも1つのものにより形成されている請求項6に記載の半導体装置の製造方法。 - 前記金属膜がTi膜であり、
前記金属シリサイド層を形成する工程の後、さらに、前記金属シリサイド層に圧縮歪を生じさせつつ加熱して前記金属シリサイド層を低抵抗化する工程を含む請求項6〜8のいずれかに記載の半導体装置の製造方法。 - 前記金属膜がTi膜であり、前記金属シリサイド層を形成する工程の後、さらに、前記金属シリサイド層を形成する工程における加熱温度よりも高い温度で熱処理を行い、前記金属シリサイド層を低抵抗化する工程を含む請求項6または8に記載の半導体装置の製造方法。
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