JPH10284732A - ２つのキャッピング層を用いて集積回路構造上に改良型ケイ化コバルト層を形成する方法 - Google Patents
２つのキャッピング層を用いて集積回路構造上に改良型ケイ化コバルト層を形成する方法Info
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- JPH10284732A JPH10284732A JP10094757A JP9475798A JPH10284732A JP H10284732 A JPH10284732 A JP H10284732A JP 10094757 A JP10094757 A JP 10094757A JP 9475798 A JP9475798 A JP 9475798A JP H10284732 A JPH10284732 A JP H10284732A
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Abstract
(57)【要約】
【課題】 集積回路構造上にケイ化コバルト（ＣｏＳｉ
2）導電層の形成する優れた方法を提供すること。 【解決手段】 酸素ゲッタとしても作用するチタンから
成る第１のキャッピング層を用い、第１のアニーリング
・ステップに先だって、積層されたコバルト層を酸素を
含みうる気体への露出からまず保護することによって、
集積回路構造のシリコン表面上に一様な厚さでケイ化コ
バルト（ＣｏＳｉ2）を適切に形成できる。このチタン
・キャップ（３０）は、チタン層の上に窒化チタンから
成る更なる保護キャッピング層を形成することによっ
て、それ自身を、酸素を生じうる気体への露出から保護
する。
2）導電層の形成する優れた方法を提供すること。 【解決手段】 酸素ゲッタとしても作用するチタンから
成る第１のキャッピング層を用い、第１のアニーリング
・ステップに先だって、積層されたコバルト層を酸素を
含みうる気体への露出からまず保護することによって、
集積回路構造のシリコン表面上に一様な厚さでケイ化コ
バルト（ＣｏＳｉ2）を適切に形成できる。このチタン
・キャップ（３０）は、チタン層の上に窒化チタンから
成る更なる保護キャッピング層を形成することによっ
て、それ自身を、酸素を生じうる気体への露出から保護
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上の集
積回路構造の形成に関する。更に詳しくは、本発明は、
集積回路構造上のケイ化コバルト（ＣｏＳｉ2）導電層
の形成方法に関する。
積回路構造の形成に関する。更に詳しくは、本発明は、
集積回路構造上のケイ化コバルト（ＣｏＳｉ2）導電層
の形成方法に関する。
【０００２】
【従来の技術】集積回路構造の形成においては、そして
特に、ポリシリコン・ゲート電極を用いたＭＯＳデバイ
スの形成においては、シリコン基板のポリシリコン・ゲ
ート電極とソース及びドレイン領域との上に金属ケイ化
物を提供してシリコンを金属相互接続物に電気的及び金
属的に容易に接続することが通常となっている。従っ
て、例えば、チタン金属層が、通常は、例えばフィール
ド酸化物領域などの基板のシリコン酸化物絶縁領域の上
だけでなく、シリコン基板のポリシリコン・ゲート電極
とソース／ドレイン領域との上にもブランケット積層
（デポジット）される。この構造は、次に、シリコン酸
化物上のチタンは反応しないが、シリコンと接触してい
るチタンが反応してケイ化チタンを形成するのに十分な
温度である例えば７００℃まで加熱される。未反応のチ
タンは除去され、基板のシリコン・ソース／ドレイン領
域とポリシリコン・ゲート電極との上のケイ化チタンだ
けが残る。結果として残ったケイ化チタンは、次に、例
えば約７５０℃よりも高温で更にアニーリングされ、抵
抗値の高いＣ４９フェーズとして形成されている先に形
成されたケイ化チタンを、電気的により望ましい（抵抗
値が低い）Ｃ５４フェーズに変換する（この構造は、当
初は高い方（Ｃ５４形成）の温度ではアニーリングされ
ないが、その理由は、チタンは、この高い方の温度でシ
リコン酸化物の絶縁物と反応する傾向にあるからであ
る）。次に、タングステン、アルミニウムなどの金属層
をケイ化チタン層上に積層することができる。
特に、ポリシリコン・ゲート電極を用いたＭＯＳデバイ
スの形成においては、シリコン基板のポリシリコン・ゲ
ート電極とソース及びドレイン領域との上に金属ケイ化
物を提供してシリコンを金属相互接続物に電気的及び金
属的に容易に接続することが通常となっている。従っ
て、例えば、チタン金属層が、通常は、例えばフィール
ド酸化物領域などの基板のシリコン酸化物絶縁領域の上
だけでなく、シリコン基板のポリシリコン・ゲート電極
とソース／ドレイン領域との上にもブランケット積層
（デポジット）される。この構造は、次に、シリコン酸
化物上のチタンは反応しないが、シリコンと接触してい
るチタンが反応してケイ化チタンを形成するのに十分な
温度である例えば７００℃まで加熱される。未反応のチ
タンは除去され、基板のシリコン・ソース／ドレイン領
域とポリシリコン・ゲート電極との上のケイ化チタンだ
けが残る。結果として残ったケイ化チタンは、次に、例
えば約７５０℃よりも高温で更にアニーリングされ、抵
抗値の高いＣ４９フェーズとして形成されている先に形
成されたケイ化チタンを、電気的により望ましい（抵抗
値が低い）Ｃ５４フェーズに変換する（この構造は、当
初は高い方（Ｃ５４形成）の温度ではアニーリングされ
ないが、その理由は、チタンは、この高い方の温度でシ
リコン酸化物の絶縁物と反応する傾向にあるからであ
る）。次に、タングステン、アルミニウムなどの金属層
をケイ化チタン層上に積層することができる。
【０００３】しかし、集積回路構造のサイズがますます
小さくなるにつれて、特に狭いラインの形成に関して、
ケイ化チタンの継続的な使用が問題を生じさせている。
その理由は、ケイ化チタンの抵抗値の高い方のＣ４９フ
ェーズは、狭いライン上で支配的になる傾向を有するか
らである。しかし、ケイ化コバルト（ＣｏＳｉ2）は、
狭いラインを形成するのに用いられる際に、同じフェー
ズの問題を生じないことが分かっている。が、コバルト
はチタンほどには酸化物を還元せず、従って、所望の金
属ケイ化物を形成するのにコバルトを用いる場合には、
半導体基板がクリーンであることが遙かに重要になる。
更に、ドーピングの異なるシリコン基板の酸化速度が変
動すると、ケイ化コバルトの形成が基板に依存するよう
になる。
小さくなるにつれて、特に狭いラインの形成に関して、
ケイ化チタンの継続的な使用が問題を生じさせている。
その理由は、ケイ化チタンの抵抗値の高い方のＣ４９フ
ェーズは、狭いライン上で支配的になる傾向を有するか
らである。しかし、ケイ化コバルト（ＣｏＳｉ2）は、
狭いラインを形成するのに用いられる際に、同じフェー
ズの問題を生じないことが分かっている。が、コバルト
はチタンほどには酸化物を還元せず、従って、所望の金
属ケイ化物を形成するのにコバルトを用いる場合には、
半導体基板がクリーンであることが遙かに重要になる。
更に、ドーピングの異なるシリコン基板の酸化速度が変
動すると、ケイ化コバルトの形成が基板に依存するよう
になる。
【０００４】Berti et al. による"A Manufacturable P
rocess for the Formation of SelfAligned Cobalt Sil
icide in a Sub Micrometer CMOS Technology"(pages 2
67-273 of the VMIC Conference held in Santa Clara,
CA in 1992)には、ケイ化チタンの代わりにケイ化コバ
ルトを用いると、処理温度、抵抗率（resistivity）、
接点抵抗（contact resistance）、ジャンクション・リ
ーケージ（junctionleakage）及び応力のすべてが、低
くなることが述べられている。しかし、この文献には、
製造環境においてケイ化コバルトを実現させる困難は、
厚さがあり一様なケイ化コバルトを同時に形成しなが
ら、酸化物スペーサ上の望まないケイ化コバルトの過剰
成長（これは結果的に電気的短絡を生じさせうる）を反
復的に防止することができないことに起因する。更にこ
の文献には、集積回路構造の酸化物部分上のケイ化コバ
ルトの過剰成長の問題は、ケイ化コバルトを形成するア
ニーリングのステップの前に、コバルト層の上に窒化チ
タンのキャッピング（capping）層を反応性スパッタリ
ングすることによって除去することができると記載され
ている。
rocess for the Formation of SelfAligned Cobalt Sil
icide in a Sub Micrometer CMOS Technology"(pages 2
67-273 of the VMIC Conference held in Santa Clara,
CA in 1992)には、ケイ化チタンの代わりにケイ化コバ
ルトを用いると、処理温度、抵抗率（resistivity）、
接点抵抗（contact resistance）、ジャンクション・リ
ーケージ（junctionleakage）及び応力のすべてが、低
くなることが述べられている。しかし、この文献には、
製造環境においてケイ化コバルトを実現させる困難は、
厚さがあり一様なケイ化コバルトを同時に形成しなが
ら、酸化物スペーサ上の望まないケイ化コバルトの過剰
成長（これは結果的に電気的短絡を生じさせうる）を反
復的に防止することができないことに起因する。更にこ
の文献には、集積回路構造の酸化物部分上のケイ化コバ
ルトの過剰成長の問題は、ケイ化コバルトを形成するア
ニーリングのステップの前に、コバルト層の上に窒化チ
タンのキャッピング（capping）層を反応性スパッタリ
ングすることによって除去することができると記載され
ている。
【０００５】やはりYamaguchi et al.によるその後の文
献である"21 psec switching 0.1 micrometer-CMOS at
room temperature using high performance Co salicid
e process(pages 6.7.1-6.7.3 of 906 IDEM 93)では、
従来型のケイ化コバルト（自己アライメントのとれたケ
イ化物）では、コバルト層が最初のアニーリング・ステ
ップの間に酸化されているので、１．０μｍよりも短い
ゲート長ではゲート・シートの抵抗値が増加することが
報告されている。この文献によると、ケイ化コバルト上
に窒化チタンから成るキャッピング層を用いることによ
って、酸化を防止でき、ゲート・シートの抵抗値のゲー
ト長への依存性を劇的に改善することができ、その結
果、０．１μｍのゲート長の場合に２１ｐｓ、０．０７
５μｍのゲート長の場合に１９ｐｓのゲート遅延が達成
できると報告されている。
献である"21 psec switching 0.1 micrometer-CMOS at
room temperature using high performance Co salicid
e process(pages 6.7.1-6.7.3 of 906 IDEM 93)では、
従来型のケイ化コバルト（自己アライメントのとれたケ
イ化物）では、コバルト層が最初のアニーリング・ステ
ップの間に酸化されているので、１．０μｍよりも短い
ゲート長ではゲート・シートの抵抗値が増加することが
報告されている。この文献によると、ケイ化コバルト上
に窒化チタンから成るキャッピング層を用いることによ
って、酸化を防止でき、ゲート・シートの抵抗値のゲー
ト長への依存性を劇的に改善することができ、その結
果、０．１μｍのゲート長の場合に２１ｐｓ、０．０７
５μｍのゲート長の場合に１９ｐｓのゲート遅延が達成
できると報告されている。
【０００６】ケイ化ステップの前に、コバルト層の上に
チタンから成るキャッピング層を提供することは、既に
提案されている。Wang et al.,"New CoSi2 SALICIDE Te
chnology for 0.1 micrometer Processes and Below",
pages 17 and 18 of the 1995 Symposium on VLSI Tech
nology Digest of Technical Papersでは、ケイ化コバ
ルトの形成の際にコバルトの上にチタンを用いることに
より、従来のプロセスよりもはるかになめらかなＣｏＳ
ｉ2／ポリシリコン間のインターフェースが得られ、ス
パッタリング前の表面条件及びアニーリング条件に対す
る感度も低いことが報告されている。しかし、この文献
には、同時に、従来のプロセスを用いて０．１μｍ未満
のポリシリコン・ランナ上に薄いＣｏＳｉ2を形成する
ことは困難であるが、薄いチタン・キャッピング層を用
いることにより０．１μｍ未満のＣｏＳｉ2／ポリシリ
コン・スタック構造の形成及び熱安定性が向上すること
が報告されている。
チタンから成るキャッピング層を提供することは、既に
提案されている。Wang et al.,"New CoSi2 SALICIDE Te
chnology for 0.1 micrometer Processes and Below",
pages 17 and 18 of the 1995 Symposium on VLSI Tech
nology Digest of Technical Papersでは、ケイ化コバ
ルトの形成の際にコバルトの上にチタンを用いることに
より、従来のプロセスよりもはるかになめらかなＣｏＳ
ｉ2／ポリシリコン間のインターフェースが得られ、ス
パッタリング前の表面条件及びアニーリング条件に対す
る感度も低いことが報告されている。しかし、この文献
には、同時に、従来のプロセスを用いて０．１μｍ未満
のポリシリコン・ランナ上に薄いＣｏＳｉ2を形成する
ことは困難であるが、薄いチタン・キャッピング層を用
いることにより０．１μｍ未満のＣｏＳｉ2／ポリシリ
コン・スタック構造の形成及び熱安定性が向上すること
が報告されている。
【０００７】先に挙げた文献は、コバルト層がチタン又
は窒化チタンのいずれかを用いてキャッピングされる場
合に０．１μｍライン技術に対してケイ化コバルト（Ｃ
ｏＳｉ2）を用いる際の優れた結果を示しているが、少
なくとも、ポリシリコン・ゲート電極上に形成されるケ
イ化コバルト（ＣｏＳｉ2）の厚さの一様性に関して
は、均等にキャッピングされたケイ化コバルトの使用に
伴って依然として問題があることがわかっている。この
例は、従来技術の図１に図解されている。図１には、従
来型のＮＭＯＳ構造がその上に形成されているシリコン
基板２を有する集積回路構造の一部が示されているが、
この問題は、ＮＭＯＳデバイスの構成に限定されるもの
ではなく、ＰＭＯＳデバイスでも同様である。図解され
ているＭＯＳ構造では、Ｎ＋ソース／ドレイン領域４及
び６が、フィールド酸化物部分８に隣接するＰ形シリコ
ン基板２に形成され、ゲート酸化物層１０とポリシリコ
ン・ゲート電極１２とが、ソース／ドレイン領域４及び
６の間のシリコン基板２の上に形成され、酸化物スペー
サ１３がポリシリコン・ゲート電極１２の側壁上に形成
されている。図１には、更に、ソース／ドレイン領域４
及び６上のそれぞれ形成されたケイ化コバルト（ＣｏＳ
ｉ2）セグメント１４及び１６と、ポリシリコン・ゲー
ト電極１２の上方表面上に形成されたケイ化コバルト・
セグメント１８とが示されている。ケイ化コバルトのこ
の従来技術による形成では、基板及び／又はコバルト層
がアニーリング・ステップの前に酸素への露出に関して
充分に保護されていないので、ケイ化物形成が結果する
可能性がある。例えば、従来技術を示す図１において
は、酸化物スペーサ１３に隣接するポリシリコン・ゲー
ト電極１２の上方表面上のケイ化コバルト・セグメント
１８の端部１９は、ケイ化コバルト・セグメント１８の
それ以外の部分よりも薄くなっている。
は窒化チタンのいずれかを用いてキャッピングされる場
合に０．１μｍライン技術に対してケイ化コバルト（Ｃ
ｏＳｉ2）を用いる際の優れた結果を示しているが、少
なくとも、ポリシリコン・ゲート電極上に形成されるケ
イ化コバルト（ＣｏＳｉ2）の厚さの一様性に関して
は、均等にキャッピングされたケイ化コバルトの使用に
伴って依然として問題があることがわかっている。この
例は、従来技術の図１に図解されている。図１には、従
来型のＮＭＯＳ構造がその上に形成されているシリコン
基板２を有する集積回路構造の一部が示されているが、
この問題は、ＮＭＯＳデバイスの構成に限定されるもの
ではなく、ＰＭＯＳデバイスでも同様である。図解され
ているＭＯＳ構造では、Ｎ＋ソース／ドレイン領域４及
び６が、フィールド酸化物部分８に隣接するＰ形シリコ
ン基板２に形成され、ゲート酸化物層１０とポリシリコ
ン・ゲート電極１２とが、ソース／ドレイン領域４及び
６の間のシリコン基板２の上に形成され、酸化物スペー
サ１３がポリシリコン・ゲート電極１２の側壁上に形成
されている。図１には、更に、ソース／ドレイン領域４
及び６上のそれぞれ形成されたケイ化コバルト（ＣｏＳ
ｉ2）セグメント１４及び１６と、ポリシリコン・ゲー
ト電極１２の上方表面上に形成されたケイ化コバルト・
セグメント１８とが示されている。ケイ化コバルトのこ
の従来技術による形成では、基板及び／又はコバルト層
がアニーリング・ステップの前に酸素への露出に関して
充分に保護されていないので、ケイ化物形成が結果する
可能性がある。例えば、従来技術を示す図１において
は、酸化物スペーサ１３に隣接するポリシリコン・ゲー
ト電極１２の上方表面上のケイ化コバルト・セグメント
１８の端部１９は、ケイ化コバルト・セグメント１８の
それ以外の部分よりも薄くなっている。
【０００８】
【課題を解決するための手段】本発明によると、ＭＯＳ
構造において、特に０．１μｍ技術においてケイ化コバ
ルト（ＣｏＳｉ2）の形成の際に、ケイ化コバルトを成
功裏に積層することは非常に酸素感知性があり（oxygen
-sensitive）、更に、窒化チタン・キャッピング層を用
いることによるシリコン上でそれを積層した後でコバル
ト金属から外部酸素を除去することも、ヤマグチ他によ
る上述の文献に開示されているようにこの問題を解決す
るのには十分でないことが分かっている。更に詳しく
は、コバルト層に酸素が存在すると、前清浄とデポジシ
ョンとの間の酸化物再成長から、そして、コバルト・デ
ポジション・プロセスの間とコバルト層の任意のキャッ
ピングに先立ち、結果的に、ポリシリコン・ゲート電極
の上にイ化コバルト層が形成されるが、この層は厚さが
一様ではなく、ポリシリコン・ゲート電極の頂部表面の
エッジに隣接する位置で予想以上に薄くなる。
構造において、特に０．１μｍ技術においてケイ化コバ
ルト（ＣｏＳｉ2）の形成の際に、ケイ化コバルトを成
功裏に積層することは非常に酸素感知性があり（oxygen
-sensitive）、更に、窒化チタン・キャッピング層を用
いることによるシリコン上でそれを積層した後でコバル
ト金属から外部酸素を除去することも、ヤマグチ他によ
る上述の文献に開示されているようにこの問題を解決す
るのには十分でないことが分かっている。更に詳しく
は、コバルト層に酸素が存在すると、前清浄とデポジシ
ョンとの間の酸化物再成長から、そして、コバルト・デ
ポジション・プロセスの間とコバルト層の任意のキャッ
ピングに先立ち、結果的に、ポリシリコン・ゲート電極
の上にイ化コバルト層が形成されるが、この層は厚さが
一様ではなく、ポリシリコン・ゲート電極の頂部表面の
エッジに隣接する位置で予想以上に薄くなる。
【０００９】本発明によると、チタン・キャッピング層
が、ケイ化コバルトが形成される前に、酸素を生じる
（oxygen-bearing）気体をこのチタン・キャッピング層
の積層に先立って完全に排除しながらＭＯＳ構造上に形
成されたコバルト層の上に形成され、次に、チタン・キ
ャッピング層との接点から酸素を生じる気体を継続的に
排除しながら、窒化チタンから成る第２のキャッピング
層がチタン・キャッピング層に形成される。この窒化チ
タンから成る第２のキャッピング層は、チタン・キャッ
ピング層の上の（１）チタン層を積層するのに用いられ
たのと同じチャンバか、（２）別個の窒化チタン積層チ
ャンバかのどちらかに積層されるが、その際に、チタン
被覆（コーティング）された半導体基板をチタン積層チ
ャンバから別の窒化チタン積層チャンバに移動させる
間、このチタン・コーティングされた半導体基板は酸素
フリーな雰囲気中に維持される。いずれの場合にも、チ
タン・キャッピング層は、コバルト層の上に積層され、
窒化チタンから成る第２のキャッピング層が、第１のア
ニーリング・ステップに先立って、チタン・キャッピン
グ層の上に形成される。
が、ケイ化コバルトが形成される前に、酸素を生じる
（oxygen-bearing）気体をこのチタン・キャッピング層
の積層に先立って完全に排除しながらＭＯＳ構造上に形
成されたコバルト層の上に形成され、次に、チタン・キ
ャッピング層との接点から酸素を生じる気体を継続的に
排除しながら、窒化チタンから成る第２のキャッピング
層がチタン・キャッピング層に形成される。この窒化チ
タンから成る第２のキャッピング層は、チタン・キャッ
ピング層の上の（１）チタン層を積層するのに用いられ
たのと同じチャンバか、（２）別個の窒化チタン積層チ
ャンバかのどちらかに積層されるが、その際に、チタン
被覆（コーティング）された半導体基板をチタン積層チ
ャンバから別の窒化チタン積層チャンバに移動させる
間、このチタン・コーティングされた半導体基板は酸素
フリーな雰囲気中に維持される。いずれの場合にも、チ
タン・キャッピング層は、コバルト層の上に積層され、
窒化チタンから成る第２のキャッピング層が、第１のア
ニーリング・ステップに先立って、チタン・キャッピン
グ層の上に形成される。
【００１０】
【発明の実施の態様】図２を参照すると、図１の場合と
同じ基本的なＮＭＯＳデバイスが示されているが、この
図は、ケイ化コバルトがソース／ドレイン領域４及び６
又はポリシリコン・ゲート電極の上に形成される前の状
態を示している。図２においては、例えばＨＦ前洗浄な
どのシリコン基板の前洗浄の後に、最初にコバルト層２
０がＭＯＳデバイス（このＭＯＳデバイスは図解されて
いるようにＮＭＯＳでも、又はＰＭＯＳでもよい）の上
に、更に詳しくは、ＭＯＳデバイスのポリシリコン・ゲ
ート電極１２の露出されている上方表面とシリコン・ソ
ース／ドレイン領域４との上に積層される。次に、チタ
ン層３０が、コバルト層２０の上に積層され、チタン層
３０の上には、窒化チタン層４０が積層される。
同じ基本的なＮＭＯＳデバイスが示されているが、この
図は、ケイ化コバルトがソース／ドレイン領域４及び６
又はポリシリコン・ゲート電極の上に形成される前の状
態を示している。図２においては、例えばＨＦ前洗浄な
どのシリコン基板の前洗浄の後に、最初にコバルト層２
０がＭＯＳデバイス（このＭＯＳデバイスは図解されて
いるようにＮＭＯＳでも、又はＰＭＯＳでもよい）の上
に、更に詳しくは、ＭＯＳデバイスのポリシリコン・ゲ
ート電極１２の露出されている上方表面とシリコン・ソ
ース／ドレイン領域４との上に積層される。次に、チタ
ン層３０が、コバルト層２０の上に積層され、チタン層
３０の上には、窒化チタン層４０が積層される。
【００１１】コバルト層２０は、ＭＯＳ構造の上に積層
されるが、特に詳しくは、ソース／ドレイン領域４及び
６の露出しているシリコン表面とポリシリコン・ゲート
電極１２の露出している上方表面との上に、少なくとも
約３０Åの厚さまで、好ましくは少なくとも約１００Å
の厚さまで積層され、下層のシリコンとこの後で反応し
て所望のケイ化コバルトの充分な厚さを得ることができ
る程度の量のコバルトを提供する。積層されたコバルト
層の厚さは、最大で４００Å程度まで可能であり、それ
以上の高さでもかまわないが、必要であるとは見なされ
ない。好ましくは、コバルト層の厚さは、約１２５Åか
ら２７５Åの間で変動し得るが、典型的な厚さは、約１
８０Åである。コバルト層２０は、従来は、基板を適切
に洗浄し酸素を生じうる残存物をすべて除去した後に、
スパッタリング・チャンバなどの真空チャンバの中で、
シリコン基板２上のＭＯＳ構造の上に積層されている。
コバルト層２０の積層の間に用いられる圧力は、約０．
１ミリトル（milliTorr）から約１トル（Torr）の間で
変動し、温度は、約２０℃から約３００℃の間で変動す
る。
されるが、特に詳しくは、ソース／ドレイン領域４及び
６の露出しているシリコン表面とポリシリコン・ゲート
電極１２の露出している上方表面との上に、少なくとも
約３０Åの厚さまで、好ましくは少なくとも約１００Å
の厚さまで積層され、下層のシリコンとこの後で反応し
て所望のケイ化コバルトの充分な厚さを得ることができ
る程度の量のコバルトを提供する。積層されたコバルト
層の厚さは、最大で４００Å程度まで可能であり、それ
以上の高さでもかまわないが、必要であるとは見なされ
ない。好ましくは、コバルト層の厚さは、約１２５Åか
ら２７５Åの間で変動し得るが、典型的な厚さは、約１
８０Åである。コバルト層２０は、従来は、基板を適切
に洗浄し酸素を生じうる残存物をすべて除去した後に、
スパッタリング・チャンバなどの真空チャンバの中で、
シリコン基板２上のＭＯＳ構造の上に積層されている。
コバルト層２０の積層の間に用いられる圧力は、約０．
１ミリトル（milliTorr）から約１トル（Torr）の間で
変動し、温度は、約２０℃から約３００℃の間で変動す
る。
【００１２】次に、新たに積層されたコバルト層を酸素
を生じうる気体に全く露出させることなく、チタン３０
のキャッピング層が、コバルト層２０の上に形成され
る。好ましくは、チタン層３０は、同じスパッタリング
・チャンバの中で、又は、少なくとも同じ真空チャンバ
の中の別のチャンバの中で異なるスパッタリング・ター
ゲットを用いてスパッタリングを行うことにより、コバ
ルト層２０の上に形成される。チタン・キャッピング層
３０は、少なくとも約１０Åの厚さ、好ましくは少なく
とも約５０Åから、約２００Åまでの厚さの範囲に、形
成される。これよりも厚いチタン層を用いることもでき
るが、必要であるとは考えられず、従って、積層装置に
おける貴重なプロセス時間の使用という観点からは、望
ましいとは考えられない。チタン層３０の積層の間に用
いられる圧力は、約０．１ミリトルから約１トルの間で
変動し、温度は、約２０℃から約３００℃の間で変動す
る。
を生じうる気体に全く露出させることなく、チタン３０
のキャッピング層が、コバルト層２０の上に形成され
る。好ましくは、チタン層３０は、同じスパッタリング
・チャンバの中で、又は、少なくとも同じ真空チャンバ
の中の別のチャンバの中で異なるスパッタリング・ター
ゲットを用いてスパッタリングを行うことにより、コバ
ルト層２０の上に形成される。チタン・キャッピング層
３０は、少なくとも約１０Åの厚さ、好ましくは少なく
とも約５０Åから、約２００Åまでの厚さの範囲に、形
成される。これよりも厚いチタン層を用いることもでき
るが、必要であるとは考えられず、従って、積層装置に
おける貴重なプロセス時間の使用という観点からは、望
ましいとは考えられない。チタン層３０の積層の間に用
いられる圧力は、約０．１ミリトルから約１トルの間で
変動し、温度は、約２０℃から約３００℃の間で変動す
る。
【００１３】どのような動作理論にも拘束されることを
意図するものではないが、チタン層３０は、コバルト層
がアニーリングのステップの前に酸素を生じうる気体に
露出するのを防止するシールド又はキャップとして機能
するだけではなく、コバルトから又はコバルト・シリコ
ン間のインターフェースから、コバルト層２０の内部に
閉じこめられた又は吸収された酸素を生じうる気体を含
む汚染物質を、例えば、スパッタリングのステップの間
に抽出又は除去し、コバルト・スパッタリング・ターゲ
ットがそのような吸収された又は閉じこめられた気体を
含む場合には、コバルト層２０を形成するゲッタリング
・エージェントとして機能すると考えられる。
意図するものではないが、チタン層３０は、コバルト層
がアニーリングのステップの前に酸素を生じうる気体に
露出するのを防止するシールド又はキャップとして機能
するだけではなく、コバルトから又はコバルト・シリコ
ン間のインターフェースから、コバルト層２０の内部に
閉じこめられた又は吸収された酸素を生じうる気体を含
む汚染物質を、例えば、スパッタリングのステップの間
に抽出又は除去し、コバルト・スパッタリング・ターゲ
ットがそのような吸収された又は閉じこめられた気体を
含む場合には、コバルト層２０を形成するゲッタリング
・エージェントとして機能すると考えられる。
【００１４】いずれにしても、チタン・キャッピング層
３０は、存在する場合にはチタン層３０をコバルト層２
０の上に直接に形成することの積極的な利点の妨げにな
る可能性を有するように思われる酸素を生じうる気体の
存在に対する強い感知性を有することがわかっている。
従って、コバルトをアニーリングして第１のケイ化コバ
ルト・フェーズ（ＣｏＳｉフェーズ）を形成する最初の
ステップの前に、チタン層３０もまた酸素を生じうる気
体への露出に関して保護されることが非常に重要であ
る。
３０は、存在する場合にはチタン層３０をコバルト層２
０の上に直接に形成することの積極的な利点の妨げにな
る可能性を有するように思われる酸素を生じうる気体の
存在に対する強い感知性を有することがわかっている。
従って、コバルトをアニーリングして第１のケイ化コバ
ルト・フェーズ（ＣｏＳｉフェーズ）を形成する最初の
ステップの前に、チタン層３０もまた酸素を生じうる気
体への露出に関して保護されることが非常に重要であ
る。
【００１５】本発明によると、図２に図解されているよ
うに、チタン層３０は、ケイ化コバルトを形成するアニ
ーリングのステップの前に、酸素を生じうる気体がチタ
ン層３０と接触することを防止しながらチタン・キャッ
ピング層３０の上に窒化チタン４０から成る第２のキャ
ッピング層を形成することによって、酸素を生じうる気
体から保護されている。窒化チタンのキャッピング層４
０は、ゲッタリング層としては機能しないが、拡散バリ
ア層として作用して、酸素を生じうる気体が下層のチタ
ン層３０の表面に達することを防止する。
うに、チタン層３０は、ケイ化コバルトを形成するアニ
ーリングのステップの前に、酸素を生じうる気体がチタ
ン層３０と接触することを防止しながらチタン・キャッ
ピング層３０の上に窒化チタン４０から成る第２のキャ
ッピング層を形成することによって、酸素を生じうる気
体から保護されている。窒化チタンのキャッピング層４
０は、ゲッタリング層としては機能しないが、拡散バリ
ア層として作用して、酸素を生じうる気体が下層のチタ
ン層３０の表面に達することを防止する。
【００１６】窒化チタン層４０は、好ましくは、窒化チ
タンのターゲットをスパッタリングするか、又は、窒素
の気体源が存在するときにチタン・ターゲットの反応性
スパッタリングを行うかのどちらかによって、チタン層
３０を形成するのに用いられたのと同じスパッタリング
・チャンバの中で形成される。別のスパッタリング・チ
ャンバを用いて窒化チタン層４０を形成するときには、
この別のスパッタリング・チャンバは、好ましくは、同
じ真空チャンバの中にある。窒化チタン層４０の厚さ
は、約１０Åから約２５０Åの範囲にあり、好ましく
は、約５０Åから約１５０Åの範囲にあるが、典型的な
厚さは、約１００Åである。それよりも厚い窒化チタン
層を積層することも可能であるが、必要ではないと考え
られる。窒化チタン層４０の積層の間に用いられる圧力
は、約０．１ミリトルから約１トルの範囲で変動し、温
度は、約２０℃から約３００℃の範囲内にある。
タンのターゲットをスパッタリングするか、又は、窒素
の気体源が存在するときにチタン・ターゲットの反応性
スパッタリングを行うかのどちらかによって、チタン層
３０を形成するのに用いられたのと同じスパッタリング
・チャンバの中で形成される。別のスパッタリング・チ
ャンバを用いて窒化チタン層４０を形成するときには、
この別のスパッタリング・チャンバは、好ましくは、同
じ真空チャンバの中にある。窒化チタン層４０の厚さ
は、約１０Åから約２５０Åの範囲にあり、好ましく
は、約５０Åから約１５０Åの範囲にあるが、典型的な
厚さは、約１００Åである。それよりも厚い窒化チタン
層を積層することも可能であるが、必要ではないと考え
られる。窒化チタン層４０の積層の間に用いられる圧力
は、約０．１ミリトルから約１トルの範囲で変動し、温
度は、約２０℃から約３００℃の範囲内にある。
【００１７】次に図３を参照すると、本発明に従って、
ＭＯＳ構造に対し、コバルト層２０、その上のチタン・
キャッピング層３０及びこのチタン層３０の上の窒化チ
タンから成るキャッピング層４０の形成の後に、最初の
アニーリングがなされる。この第１のアニーリング・ス
テップは、好ましくは約３５０℃から約６００℃の範囲
の温度で、そして最も好ましくは約４２５℃から約４７
５℃の範囲のアニーリング温度で、約１０秒から約２分
の間、好ましくは約１０から６０秒の間、酸素を生じう
る気体が全く存在しないアニーリング・チャンバにおい
て、急速熱アニーリング（ＲＴＡ）を用いて実行され
る。この点に関しては次のことを更に留意すべきであ
る。すなわち、積層された構造（コバルト、チタン及び
窒化チタン層がその上に積層されている基板）は、スパ
ッタリング・チャンバからアニーリング・チャンバに移
動する際に、この基板が酸素を生じうる気体への露出を
最小にすべきである。すなわち、窒化チタン積層のステ
ップと第１のアニーリング・ステップの間の停止時間を
最小にすべきである。好ましくは、この移動は、請求項
蔵された構造を酸素を生じうる気体には全く露出させず
に達成すべきである。可能であれば、積層された構造
が、コバルト、チタン及び窒化チタン層を基板上にスパ
ッタリングするのに用いたのと同じチャンバの中で、又
は、少なくとも、スパッタリング・ステップが行われる
のと同じ真空装置の中の別個のアニーリング・チャンバ
の中でアニーリングされれば、最も好ましい。
ＭＯＳ構造に対し、コバルト層２０、その上のチタン・
キャッピング層３０及びこのチタン層３０の上の窒化チ
タンから成るキャッピング層４０の形成の後に、最初の
アニーリングがなされる。この第１のアニーリング・ス
テップは、好ましくは約３５０℃から約６００℃の範囲
の温度で、そして最も好ましくは約４２５℃から約４７
５℃の範囲のアニーリング温度で、約１０秒から約２分
の間、好ましくは約１０から６０秒の間、酸素を生じう
る気体が全く存在しないアニーリング・チャンバにおい
て、急速熱アニーリング（ＲＴＡ）を用いて実行され
る。この点に関しては次のことを更に留意すべきであ
る。すなわち、積層された構造（コバルト、チタン及び
窒化チタン層がその上に積層されている基板）は、スパ
ッタリング・チャンバからアニーリング・チャンバに移
動する際に、この基板が酸素を生じうる気体への露出を
最小にすべきである。すなわち、窒化チタン積層のステ
ップと第１のアニーリング・ステップの間の停止時間を
最小にすべきである。好ましくは、この移動は、請求項
蔵された構造を酸素を生じうる気体には全く露出させず
に達成すべきである。可能であれば、積層された構造
が、コバルト、チタン及び窒化チタン層を基板上にスパ
ッタリングするのに用いたのと同じチャンバの中で、又
は、少なくとも、スパッタリング・ステップが行われる
のと同じ真空装置の中の別個のアニーリング・チャンバ
の中でアニーリングされれば、最も好ましい。
【００１８】図３に示されているように、アニーリング
の間、シリコン基板のソース／ドレイン領域４及び６と
ポリシリコン・ゲート電極１２とに接触しているコバル
ト層２０の部分は、シリコンと反応し、ゲート電極１２
の上のケイ化コバルト部分２２と、シリコン基板２のソ
ース／ドレイン領域４及び６の上のケイ化コバルト部分
２４及び２６とを形成する。
の間、シリコン基板のソース／ドレイン領域４及び６と
ポリシリコン・ゲート電極１２とに接触しているコバル
ト層２０の部分は、シリコンと反応し、ゲート電極１２
の上のケイ化コバルト部分２２と、シリコン基板２のソ
ース／ドレイン領域４及び６の上のケイ化コバルト部分
２４及び２６とを形成する。
【００１９】ケイ化コバルト部分２２、２４及び２６を
形成する当初のアニーリング・ステップの後で、キャッ
ピング層３０及び４０（未反応のチタン金属を含む）か
ら導かれるチタンを含むすべての物質及び／又は化合物
と、コバルトを含む他のすべての物質（例えば、コバル
ト・オキシニトリド（cobalt oxynitride）などの未反
応のコバルトを含む）とは、例えば、それぞれの物質に
適したウェット・エッチャントを用いて除去され、ケイ
化コバルト部分２２、２４及び２６だけが残る。上述の
物質をそれぞれ除去するのに用いられるウェット・エッ
チャント・システムの例は、硫酸／過酸化水素エッチャ
ント・システムである。
形成する当初のアニーリング・ステップの後で、キャッ
ピング層３０及び４０（未反応のチタン金属を含む）か
ら導かれるチタンを含むすべての物質及び／又は化合物
と、コバルトを含む他のすべての物質（例えば、コバル
ト・オキシニトリド（cobalt oxynitride）などの未反
応のコバルトを含む）とは、例えば、それぞれの物質に
適したウェット・エッチャントを用いて除去され、ケイ
化コバルト部分２２、２４及び２６だけが残る。上述の
物質をそれぞれ除去するのに用いられるウェット・エッ
チャント・システムの例は、硫酸／過酸化水素エッチャ
ント・システムである。
【００２０】未反応のコバルトやコバルト・オキシニト
リドなどのように形成されたケイ化コバルトではない反
応生成物だけでなく、チタンとチタンを含む物質及び化
合物を除去した後で、ＭＯＳ構造は、少なくとも約７０
０℃、好ましくは７００℃から８００℃というより高温
で、更にアニーリングされる。このより高温でのアニー
リングは、先のより低温でのアニーリングのように、約
１０秒から約２分の間、好ましくは、約１０から６０秒
の間、アニーリング・チャンバの中に置かれて、急速熱
アニーリング（ＲＴＡ）を用いて実行される。このアニ
ーリングにはキャッピング層は必要ではないが、この第
２のアニーリング・ステップの間は、構造から酸素を生
じうる気体をやはり排除し続けることが望ましい。すな
わち、この第２のアニーリングは、酸素を生じうる気体
が排除された雰囲気の中で実行されるべきである。
リドなどのように形成されたケイ化コバルトではない反
応生成物だけでなく、チタンとチタンを含む物質及び化
合物を除去した後で、ＭＯＳ構造は、少なくとも約７０
０℃、好ましくは７００℃から８００℃というより高温
で、更にアニーリングされる。このより高温でのアニー
リングは、先のより低温でのアニーリングのように、約
１０秒から約２分の間、好ましくは、約１０から６０秒
の間、アニーリング・チャンバの中に置かれて、急速熱
アニーリング（ＲＴＡ）を用いて実行される。このアニ
ーリングにはキャッピング層は必要ではないが、この第
２のアニーリング・ステップの間は、構造から酸素を生
じうる気体をやはり排除し続けることが望ましい。すな
わち、この第２のアニーリングは、酸素を生じうる気体
が排除された雰囲気の中で実行されるべきである。
【００２１】より低温での第１のアニーリングの後に上
述の物質を除去することを挟んで異なる２つの温度で２
回のアニーリングを行う理由は、第１のより低温でのア
ニーリングの間に、基板の露出したシリコン・ソース／
ドレイン領域と露出したポリシリコン・ゲート電極との
上だけにケイ化コバルトが選択的に形成されることを可
能にするためである。これによって、ケイ化コバルトの
最初の形成の間にマスキング及びマスク除去のステップ
を別個に行うことが不要になる。
述の物質を除去することを挟んで異なる２つの温度で２
回のアニーリングを行う理由は、第１のより低温でのア
ニーリングの間に、基板の露出したシリコン・ソース／
ドレイン領域と露出したポリシリコン・ゲート電極との
上だけにケイ化コバルトが選択的に形成されることを可
能にするためである。これによって、ケイ化コバルトの
最初の形成の間にマスキング及びマスク除去のステップ
を別個に行うことが不要になる。
【００２２】しかし、より低温での第１のアニーリング
によって形成される最初のケイ化コバルトは、ＣｏＳ
ｉ、ＣｏＳｉ2またはその合成物であり、「低温ケイ化
コバルト」と称されるが、高い抵抗率（resistivity）
を含む物理的特性が劣っている。従って、この低温ケイ
化コバルトは、第２のアニーリングのより高温でのアニ
ーリングが必要である。すなわち、少なくとも７００℃
の温度でアニーリングされ、第１のアニーリングの間に
形成された低温ケイ化コバルトを、ほとんどがＣｏＳｉ
2から構成され抵抗率がより低い「高温ケイ化コバル
ト」に変換することが必要である。
によって形成される最初のケイ化コバルトは、ＣｏＳ
ｉ、ＣｏＳｉ2またはその合成物であり、「低温ケイ化
コバルト」と称されるが、高い抵抗率（resistivity）
を含む物理的特性が劣っている。従って、この低温ケイ
化コバルトは、第２のアニーリングのより高温でのアニ
ーリングが必要である。すなわち、少なくとも７００℃
の温度でアニーリングされ、第１のアニーリングの間に
形成された低温ケイ化コバルトを、ほとんどがＣｏＳｉ
2から構成され抵抗率がより低い「高温ケイ化コバル
ト」に変換することが必要である。
【００２３】本発明による方法の結果は、図４に示され
ているように、シリコン基板２のポリシリコン・ゲート
電極１２とソース／ドレイン領域４及び６との上にそれ
ぞれ形成され一様な厚さを有するケイ化コバルト（Ｃｏ
Ｓｉ2）セグメント３２、３４及び３６を備えたＭＯＳ
デバイスを有する集積回路構造である。
ているように、シリコン基板２のポリシリコン・ゲート
電極１２とソース／ドレイン領域４及び６との上にそれ
ぞれ形成され一様な厚さを有するケイ化コバルト（Ｃｏ
Ｓｉ2）セグメント３２、３４及び３６を備えたＭＯＳ
デバイスを有する集積回路構造である。
【００２４】従来のケイ化コバルトの反応速度は、基板
のドーピングに従っていくらか変動することを理解すべ
きである。本発明による二重キャップ法（dual cap pro
cess）を用いると、Ｎ及びＰドープのなされた単結晶及
び多結晶シリコン上に成長したそれぞれのケイ化コバル
トの厚さの変動は、キャップが単一である方法と比較し
て、２０パーセント以上減少する。
のドーピングに従っていくらか変動することを理解すべ
きである。本発明による二重キャップ法（dual cap pro
cess）を用いると、Ｎ及びＰドープのなされた単結晶及
び多結晶シリコン上に成長したそれぞれのケイ化コバル
トの厚さの変動は、キャップが単一である方法と比較し
て、２０パーセント以上減少する。
【００２５】従って、本発明は、酸素ゲッタとしても作
用するチタンから成る第１のキャッピング層を用いて、
第１のアニーリング・ステップに先だって、積層された
コバルト層を酸素を含みうる気体への露出からまず保護
することによって、集積回路構造のシリコン表面上に一
様な厚さでケイ化コバルト（ＣｏＳｉ2）を適切に形成
する方法を提供する。このチタン・キャップは、チタン
層の上に窒化チタンから成る更なる保護キャッピング層
を形成することによって、それ自身を、酸素を生じうる
気体への露出から保護する。
用するチタンから成る第１のキャッピング層を用いて、
第１のアニーリング・ステップに先だって、積層された
コバルト層を酸素を含みうる気体への露出からまず保護
することによって、集積回路構造のシリコン表面上に一
様な厚さでケイ化コバルト（ＣｏＳｉ2）を適切に形成
する方法を提供する。このチタン・キャップは、チタン
層の上に窒化チタンから成る更なる保護キャッピング層
を形成することによって、それ自身を、酸素を生じうる
気体への露出から保護する。
【図１】従来技術によるケイ化コバルト層がそのポリシ
リコン・ゲート電極の上部表面の上に形成されたＭＯＳ
デバイスの一部分の垂直方向の断面図であり、ゲート電
極のトップの端部においてケイ化コバルト層が薄くなっ
ている様子を図解している。
リコン・ゲート電極の上部表面の上に形成されたＭＯＳ
デバイスの一部分の垂直方向の断面図であり、ゲート電
極のトップの端部においてケイ化コバルト層が薄くなっ
ている様子を図解している。
【図２】本発明によるものであり、ケイ化コバルトを形
成する第１のアニーリング・ステップに先立って、ポリ
シリコン・ゲート電極の上にコバルト層が形成され、コ
バルト層の上に第１のチタン・キャッピング層が形成さ
れ、チタン・キャッピング層の上に窒化チタンから成る
第２のキャッピング層が形成されているポリシリコン・
ゲート電極を含むＭＯＳデバイスの一部分の垂直方向の
断面図である。
成する第１のアニーリング・ステップに先立って、ポリ
シリコン・ゲート電極の上にコバルト層が形成され、コ
バルト層の上に第１のチタン・キャッピング層が形成さ
れ、チタン・キャッピング層の上に窒化チタンから成る
第２のキャッピング層が形成されているポリシリコン・
ゲート電極を含むＭＯＳデバイスの一部分の垂直方向の
断面図である。
【図３】図２の構造の垂直方向の断面図であるが、この
構造が最初にアニーリングされてポリシリコン・ゲート
電極の上部表面の上にケイ化コバルト層が形成された後
の、しかし、キャッピング層と未反応のコバルトとの除
去の前のものである。
構造が最初にアニーリングされてポリシリコン・ゲート
電極の上部表面の上にケイ化コバルト層が形成された後
の、しかし、キャッピング層と未反応のコバルトとの除
去の前のものである。
【図４】キャッピング層と未反応のコバルトとの除去の
後の、図３の構造の垂直方向の断面図である。
後の、図３の構造の垂直方向の断面図である。
【図５】本発明の方法を図解する流れ図である。
【手続補正書】
【提出日】平成１０年４月１３日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
フロントページの続き (72)発明者 チェイハイ・ワン アメリカ合衆国カリフォルニア州94087, サニーヴェール，ダンホルム・ウェイ 655 (72)発明者 ウィルバー・ジー・キャタベイ アメリカ合衆国カリフォルニア州95051, サンタ・クララ，スロート・コート 375
Claims (20)
- 【請求項１】 シリコン基板上にＭＯＳ構造を形成する
方法であって、ケイ化コバルト接点が、前記ＭＯＳ構造
のソース及びドレイン領域上と前記ＭＯＳ構造のポリシ
リコン・ゲート電極上に形成されており、 ａ）前記ＭＯＳ構造上にコバルト層を形成するステップ
と、 ｂ）前記コバルト層を酸素を生じる気体に露出すること
なく、前記コバルト層上にチタン層を形成するステップ
と、 ｃ）前記チタン層を酸素を生じる気体に露出することな
く、前記チタン層上に窒化チタン層を形成するステップ
と、 ｄ）前記ＭＯＳ構造を第１の温度でアニーリングして、
前記ＭＯＳ構造の前記シリコン・ソース及びドレイン領
域と前記ポリシリコン・ゲート領域との上にケイ化コバ
ルトを形成するステップと、 を含むことを特徴とする方法。 - 【請求項２】 請求項１記載の方法において、前記アニ
ーリングのステップの後で、前記ＭＯＳ構造から未反応
のコバルト、チタン及び窒化チタンを除去する追加的な
ステップを含むことを特徴とする方法。 - 【請求項３】 請求項２記載の方法において、前記未反
応のコバルト、チタン及び窒化チタンを除去するステッ
プの後で、前記第１の温度よりも高い第２の温度で前記
ＭＯＳ構造をアニーリングして前記第１のアニーリング
温度で形成された当初の低温のケイ化コバルトを高温の
ケイ化コバルトに変換する更なるステップを含むことを
特徴とする方法。 - 【請求項４】 請求項３記載の方法において、前記ＭＯ
Ｓ構造が当初にアニーリングされる前記第１の温度は、
約３５０℃から約６００℃の範囲の温度を含むことを特
徴とする方法。 - 【請求項５】 請求項３記載の方法において、前記ＭＯ
Ｓ構造が後でアニーリングされる前記第２の温度は、少
なくとも約７００℃の温度範囲を含むことを特徴とする
方法。 - 【請求項６】 シリコン基板上にＭＯＳ構造を形成する
方法であって、ケイ化コバルト接点が、前記ＭＯＳ構造
のソース及びドレイン領域上と前記ＭＯＳ構造のポリシ
リコン・ゲート電極上に形成され、前記ポリシリコン・
ゲート電極上に形成されたケイ化コバルトの厚さが一様
であり、 ａ）前記ＭＯＳ構造上にコバルト層を形成するステップ
と、 ｂ）前記コバルト層を酸素を生じる気体に露出すること
なく、前記コバルト層上にチタン層を形成するステップ
と、 ｃ）前記チタン層を酸素を生じる気体に露出することな
く、前記チタン層上に窒化チタン層を形成するステップ
と、 ｄ）前記ＭＯＳ構造を約３５０℃から約６００℃までの
範囲の第１の温度でアニーリングして、前記チタン層を
酸素を生じる気体に露出させることなく、前記ＭＯＳ構
造の前記シリコン・ソース及びドレイン領域と前記ポリ
シリコン・ゲート領域との上に低温ケイ化コバルトを形
成するステップと、 ｅ）前記第１の温度での前記アニーリングのステップの
後で、未反応のコバルトとチタンを含むすべての物質及
び／又は化合物（未反応のチタン金属を含む）とを前記
ＭＯＳ構造から除去するステップと、 ｆ）前記未反応のコバルトとチタンを含むすべての物質
及び／又は化合物（未反応のチタン金属を含む）を除去
するステップの後で、前記ＭＯＳ構造を少なくとも約７
００℃の第２の温度でアニーリングして、前記第１のア
ニーリング温度で形成された当初の低温のケイ化コバル
トを高温のケイ化コバルトに変換するステップと、 を含むことを特徴とする方法。 - 【請求項７】 請求項６記載の方法において、前記コバ
ルト層を前記ＭＯＳ構造上に形成するステップは、少な
くとも約３０Åのコバルトを前記ＭＯＳ構造の前記シリ
コン・ソース及びドレイン領域とポリシリコン電極領域
との上にスパッタリングするステップを更に含むことを
特徴とする方法。 - 【請求項８】 請求項６記載の方法において、前記コバ
ルト層を前記ＭＯＳ構造上に形成するステップは、少な
くとも約１００Åのコバルトを前記ＭＯＳ構造の前記シ
リコン・ソース及びドレイン領域とポリシリコン電極領
域との上にスパッタリングするステップを更に含むこと
を特徴とする方法。 - 【請求項９】 請求項６記載の方法において、前記チタ
ン層を前記コバルト層の上に形成するステップは、少な
くとも１０Åのチタンを前記コバルト層の上にスパッタ
リングするステップを含むことを特徴とする方法。 - 【請求項１０】 請求項６記載の方法において、前記チ
タン層を前記コバルト層の上に形成するステップは、少
なくとも５０Åのチタンを前記コバルト層の上にスパッ
タリングするステップを含むことを特徴とする方法。 - 【請求項１１】 請求項６記載の方法において、前記窒
化チタン層を前記チタン層の上に形成するステップは、
少なくとも１０Åの窒化チタンを前記チタン層の上にス
パッタリングするステップを更に含むことを特徴とする
方法。 - 【請求項１２】 請求項６記載の方法において、前記窒
化チタン層を前記チタン層の上に形成するステップは、
少なくとも５０Åの窒化チタンを前記チタン層の上にス
パッタリングするステップを更に含むことを特徴とする
方法。 - 【請求項１３】 請求項６記載の方法において、前記窒
化チタン層を前記チタン層の上に形成するステップは、
チタン・スパッタリング・ターゲットと窒素の気体源と
を用いて、前記窒化チタンを前記チタン層の上に反応性
スパッタリングするステップを更に含むことを特徴とす
る方法。 - 【請求項１４】 請求項６記載の方法において、前記第
１のアニーリング温度で前記ＭＯＳ構造をアニーリング
するステップは、前記ＭＯＳ構造を前記第１の温度で１
０秒から約１２０秒の間アニーリングするステップを更
に含むことを特徴とする方法。 - 【請求項１５】 請求項６記載の方法において、前記第
１のアニーリング温度で前記ＭＯＳ構造をアニーリング
するステップは、前記ＭＯＳ構造を前記第１の温度で１
０秒から約６０秒の間アニーリングするステップを更に
含むことを特徴とする方法。 - 【請求項１６】 請求項６記載の方法において、未反応
のコバルトとチタンを含むすべての物質及び／又は化合
物（未反応のチタン金属を含む）とを除去するステップ
は、前記第１のアニーリングの間に前記基板上に形成さ
れたすべてのコバルト化合物をケイ化コバルトを除いて
除去するステップを更に含むことを特徴とする方法。 - 【請求項１７】 請求項６記載の方法において、前記Ｍ
ＯＳ構造を前記第２のアニーリング温度でアニーリング
するステップは、前記ＭＯＳ構造を前記第２の温度で１
０秒から約１２０秒の間アニーリングするステップを更
に含むことを特徴とする方法。 - 【請求項１８】 請求項６記載の方法において、前記Ｍ
ＯＳ構造を前記第２のアニーリング温度でアニーリング
するステップは、前記ＭＯＳ構造を前記第２の温度で１
０秒から約６０秒の間アニーリングするステップを更に
含むことを特徴とする方法。 - 【請求項１９】 シリコン基板上にＭＯＳ構造を形成す
る方法であって、ケイ化コバルト接点が、前記ＭＯＳ構
造のソース及びドレイン領域上と前記ＭＯＳ構造のポリ
シリコン・ゲート電極上とに形成され、前記ポリシリコ
ン・ゲート電極上に形成されたケイ化コバルトの厚さが
一様であり、 ａ）前記ＭＯＳ構造上に少なくとも約３０Åのコバルト
層をスパッタリングするステップと、 ｂ）前記コバルト層を酸素を生じる気体に露出すること
なく、前記コバルト層上に少なくとも約１０Åのチタン
層をスパッタリングするステップと、 ｃ）前記チタン層を酸素を生じる気体に露出することな
く、前記チタン層上に少なくとも約１０Åの窒化チタン
層をスパッタリングするステップと、 ｄ）前記ＭＯＳ構造を約３５０℃から約６００℃までの
範囲の第１の温度で約１０秒から約１２０秒の間アニー
リングして、前記ＭＯＳ構造の前記シリコン・ソース及
びドレイン領域と前記ポリシリコン・ゲート領域との上
に低温ケイ化コバルトを形成するステップと、 ｅ）前記第１の温度での前記アニーリングのステップの
後で、未反応のコバルトとチタンを含むすべての物質及
び／又は化合物（未反応のチタン金属を含む）とを前記
ＭＯＳ構造から除去するステップと、 ｆ）前記未反応のコバルトとチタンを含むすべての物質
及び／又は化合物（未反応のチタン金属を含む）とを除
去するステップの後で、前記ＭＯＳ構造を約７００℃か
ら約８００℃の第２の温度で約１０秒の間アニーリング
して、前記第１のアニーリング温度で形成された当初の
低温のケイ化コバルトを高温のケイ化コバルトに変換す
るステップと、 を含むことを特徴とする方法。 - 【請求項２０】 請求項１９記載の方法において、未反
応のコバルトとチタンを含むすべての物質及び／又は化
合物（未反応のチタン金属を含む）とを除去するステッ
プは、前記第１のアニーリングの間に前記基板上に形成
されたすべてのコバルト化合物をケイ化コバルトを除い
て除去するステップを更に含むことを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US833597 | 1997-04-07 | ||
| US08/833,597 US5902129A (en) | 1997-04-07 | 1997-04-07 | Process for forming improved cobalt silicide layer on integrated circuit structure using two capping layers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10284732A true JPH10284732A (ja) | 1998-10-23 |
| JP4996781B2 JP4996781B2 (ja) | 2012-08-08 |
Family
ID=25264833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09475798A Expired - Lifetime JP4996781B2 (ja) | 1997-04-07 | 1998-04-07 | ２つのキャッピング層を用いて集積回路構造上に改良型ケイ化コバルト層を形成する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5902129A (ja) |
| JP (1) | JP4996781B2 (ja) |
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