JPH0738103A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0738103A JPH0738103A JP18017393A JP18017393A JPH0738103A JP H0738103 A JPH0738103 A JP H0738103A JP 18017393 A JP18017393 A JP 18017393A JP 18017393 A JP18017393 A JP 18017393A JP H0738103 A JPH0738103 A JP H0738103A
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Abstract
(57)【要約】
【目的】 ポリサイドゲート構造において多結晶Ｓｉ膜
の膜厚を薄くしたりシリサイド膜の膜厚を厚くしたとき
のゲート絶縁膜耐圧の低下を防止する。 【構成】 ゲート絶縁膜３上に形成された多結晶Ｓｉ膜
４と、前記多結晶Ｓｉ膜４上に形成され、酸素を膜全体
中で１０ａｔｍ％以上含有する膜厚８ｎｍ以上のＳＩＰ
ＯＳ膜５と、ＳＩＰＯＳ膜５上に形成された金属シリサ
イド膜６とを有し、多結晶Ｓｉ膜４、ＳＩＰＯＳ膜５及
び金属シリサイド膜６の積層ゲート電極構造を有するこ
とを特徴とする半導体装置である。
の膜厚を薄くしたりシリサイド膜の膜厚を厚くしたとき
のゲート絶縁膜耐圧の低下を防止する。 【構成】 ゲート絶縁膜３上に形成された多結晶Ｓｉ膜
４と、前記多結晶Ｓｉ膜４上に形成され、酸素を膜全体
中で１０ａｔｍ％以上含有する膜厚８ｎｍ以上のＳＩＰ
ＯＳ膜５と、ＳＩＰＯＳ膜５上に形成された金属シリサ
イド膜６とを有し、多結晶Ｓｉ膜４、ＳＩＰＯＳ膜５及
び金属シリサイド膜６の積層ゲート電極構造を有するこ
とを特徴とする半導体装置である。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】近年、超ＬＳＩの高速化や設計自由度向
上の為、ゲート電極として多結晶Ｓｉ上に金属シリサイ
ド膜を積層したいわゆるポリサイドゲートを有するＭＯ
Ｓトランジスタが広く採用されつつある。以下図面を参
照しながら、上記した従来のポリサイドゲートを有する
ＭＯＳトランジスタ型の半導体装置に製造法の一例につ
いて説明する。
上の為、ゲート電極として多結晶Ｓｉ上に金属シリサイ
ド膜を積層したいわゆるポリサイドゲートを有するＭＯ
Ｓトランジスタが広く採用されつつある。以下図面を参
照しながら、上記した従来のポリサイドゲートを有する
ＭＯＳトランジスタ型の半導体装置に製造法の一例につ
いて説明する。
【０００３】図５は従来のポリサイドゲートの製造法を
示す工程断面図である。図５ａに示すように、分離酸化
膜５２を形成したＳｉ基板５１にゲート絶縁膜５３形成
後、減圧ＣＶＤ法を用いて多結晶Ｓｉ膜５４を形成し、
不純物を拡散後多結晶Ｓｉ膜５４上にＷＦ6ガスとＳｉ
Ｈ4ガスを用いたＣＶＤ法によりＷＳｉ膜５６を形成
し、図５ｂに示すように、フォトリソグラフィーとドラ
イエッチング工程によりＷＳｉ膜５６／多結晶Ｓｉ膜５
４積層膜をパターニングしポリサイドゲートを形成して
いた。この後ソース・ドレイン拡散層５７を形成しＭＯ
Ｓトランジスタ型の半導体装置を形成する。ＷＳｉ膜以
外のシリサイド膜ではＴｉＳｉ膜がスパッタリング法や
Ｔｉと多結晶Ｓｉ膜との熱シリサイド化反応を用いたサ
リサイド法により形成されたり、ＭｏＳｉ，ＰｔＳｉも
使われている。
示す工程断面図である。図５ａに示すように、分離酸化
膜５２を形成したＳｉ基板５１にゲート絶縁膜５３形成
後、減圧ＣＶＤ法を用いて多結晶Ｓｉ膜５４を形成し、
不純物を拡散後多結晶Ｓｉ膜５４上にＷＦ6ガスとＳｉ
Ｈ4ガスを用いたＣＶＤ法によりＷＳｉ膜５６を形成
し、図５ｂに示すように、フォトリソグラフィーとドラ
イエッチング工程によりＷＳｉ膜５６／多結晶Ｓｉ膜５
４積層膜をパターニングしポリサイドゲートを形成して
いた。この後ソース・ドレイン拡散層５７を形成しＭＯ
Ｓトランジスタ型の半導体装置を形成する。ＷＳｉ膜以
外のシリサイド膜ではＴｉＳｉ膜がスパッタリング法や
Ｔｉと多結晶Ｓｉ膜との熱シリサイド化反応を用いたサ
リサイド法により形成されたり、ＭｏＳｉ，ＰｔＳｉも
使われている。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、シリサイド膜としてＷＳｉ膜を用いる場
合、ＣＶＤ法によるＷＳｉ膜堆積時にＷＦ6ガス中に含
まれるＦ（ふっ素）が下層の多結晶Ｓｉ膜５４中に取り
込まれることは避けられず、段差低減のため多結晶Ｓｉ
膜５４を薄くしたときやシート抵抗低減のためＷＳｉ膜
５６を厚くしたとき、多結晶Ｓｉ中に取り込まれたＦ
が、ＷＳｉ堆積中、あるいはその後の工程の高温処理工
程によりゲート酸化膜に達し、ゲート酸化膜の耐圧低下
を招くという問題点を有していた。
うな構成では、シリサイド膜としてＷＳｉ膜を用いる場
合、ＣＶＤ法によるＷＳｉ膜堆積時にＷＦ6ガス中に含
まれるＦ（ふっ素）が下層の多結晶Ｓｉ膜５４中に取り
込まれることは避けられず、段差低減のため多結晶Ｓｉ
膜５４を薄くしたときやシート抵抗低減のためＷＳｉ膜
５６を厚くしたとき、多結晶Ｓｉ中に取り込まれたＦ
が、ＷＳｉ堆積中、あるいはその後の工程の高温処理工
程によりゲート酸化膜に達し、ゲート酸化膜の耐圧低下
を招くという問題点を有していた。
【０００５】また、シリサイド膜としてＴｉＳｉ膜を用
いる場合、下層多結晶Ｓｉ膜５４を薄くすると、Ｔｉが
下層の多結晶Ｓｉ膜５４に拡散しゲート酸化膜に達しゲ
ート酸化膜の耐圧を低下させるという問題点を有してい
た。また、ＴｉＳｉ，ＷＳｉをはじめ他のシリサイド膜
は熱処理により下層膜に１０10ｄｙｎ／ｃｍ2オーダー
の圧縮応力を発生させるため、下層多結晶Ｓｉ膜５４を
薄くしたり、シリサイド膜を厚くすると応力によっても
ゲート酸化膜耐圧が劣化することがあった。
いる場合、下層多結晶Ｓｉ膜５４を薄くすると、Ｔｉが
下層の多結晶Ｓｉ膜５４に拡散しゲート酸化膜に達しゲ
ート酸化膜の耐圧を低下させるという問題点を有してい
た。また、ＴｉＳｉ，ＷＳｉをはじめ他のシリサイド膜
は熱処理により下層膜に１０10ｄｙｎ／ｃｍ2オーダー
の圧縮応力を発生させるため、下層多結晶Ｓｉ膜５４を
薄くしたり、シリサイド膜を厚くすると応力によっても
ゲート酸化膜耐圧が劣化することがあった。
【０００６】本発明は上記問題点に鑑み、シリサイド膜
を厚くしたり下層多結晶Ｓｉ膜を薄くしたとき、ポリサ
イド型ゲートを有するＭＯＳ型トランジスタのゲート酸
化膜耐圧の劣化を防止する半導体装置およびその製造方
法を提供するものである。
を厚くしたり下層多結晶Ｓｉ膜を薄くしたとき、ポリサ
イド型ゲートを有するＭＯＳ型トランジスタのゲート酸
化膜耐圧の劣化を防止する半導体装置およびその製造方
法を提供するものである。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
め本発明の半導体装置は、ゲート絶縁膜上に形成された
多結晶Ｓｉ膜と、前記多結晶Ｓｉ膜上に形成され、酸素
を膜全体中で１０ａｔｍ％以上含有する膜厚８ｎｍ以上
のＳＩＰＯＳ膜（Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ Ｐ
Ｏｌｙ ｃｒｙｓｔａｌｌｉｎｅ Ｓｉ＝ＳｉxＯy、ｙ
／ｘ＜２）と、前記ＳＩＰＯＳ膜上に形成された金属シ
リサイド膜とを有し、前記多結晶Ｓｉ膜、前記ＳＩＰＯ
Ｓ膜及び前記金属シリサイド膜の積層ゲート電極構造を
有するものである。
め本発明の半導体装置は、ゲート絶縁膜上に形成された
多結晶Ｓｉ膜と、前記多結晶Ｓｉ膜上に形成され、酸素
を膜全体中で１０ａｔｍ％以上含有する膜厚８ｎｍ以上
のＳＩＰＯＳ膜（Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ Ｐ
Ｏｌｙ ｃｒｙｓｔａｌｌｉｎｅ Ｓｉ＝ＳｉxＯy、ｙ
／ｘ＜２）と、前記ＳＩＰＯＳ膜上に形成された金属シ
リサイド膜とを有し、前記多結晶Ｓｉ膜、前記ＳＩＰＯ
Ｓ膜及び前記金属シリサイド膜の積層ゲート電極構造を
有するものである。
【０００８】また、本発明の半導体装置の製造方法は、
ＭＯＳトランジスタ型の半導体装置のゲート電極を形成
する工程を有し、前記ゲート電極を形成する工程が、ゲ
ート絶縁膜上に多結晶Ｓｉ膜を形成する工程と、前記多
結晶Ｓｉ膜上に酸素を膜全体中で１０ａｔｍ％以上含有
する膜厚８ｎｍ以上のＳＩＰＯＳ膜を形成する工程と、
前記ＳＩＰＯＳ膜上に金属シリサイド膜を形成する工程
とを備えたものである。
ＭＯＳトランジスタ型の半導体装置のゲート電極を形成
する工程を有し、前記ゲート電極を形成する工程が、ゲ
ート絶縁膜上に多結晶Ｓｉ膜を形成する工程と、前記多
結晶Ｓｉ膜上に酸素を膜全体中で１０ａｔｍ％以上含有
する膜厚８ｎｍ以上のＳＩＰＯＳ膜を形成する工程と、
前記ＳＩＰＯＳ膜上に金属シリサイド膜を形成する工程
とを備えたものである。
【０００９】
【作用】本発明は上記した構成によって、シリサイド膜
としてＣＶＤ法を用いたＷＳｉ膜を用いる場合、ＷＦ6
から下層膜に取り込まれるＦはＳｉＯ2／Ｓｉ界面に強
く偏析する性質を持つため、ＳＩＰＯＳ膜中に多数存在
するＳｉＯ2塊／Ｓｉ界面に捕獲され、下層の多結晶Ｓ
ｉにまでは到達しなくなる。
としてＣＶＤ法を用いたＷＳｉ膜を用いる場合、ＷＦ6
から下層膜に取り込まれるＦはＳｉＯ2／Ｓｉ界面に強
く偏析する性質を持つため、ＳＩＰＯＳ膜中に多数存在
するＳｉＯ2塊／Ｓｉ界面に捕獲され、下層の多結晶Ｓ
ｉにまでは到達しなくなる。
【００１０】また、シリサイド膜としてＴｉＳｉ膜を用
いた場合、ＳＩＰＯＳ膜中のＳｉＯ 2塊がＴｉ拡散のバ
リアとして働く。また、シリサイドはＳｉより熱膨張係
数が大きく、熱処理後冷却時の収縮が大きいため下地多
結晶Ｓｉに強い圧縮応力を与えるが、ＳＩＰＯＳ膜中の
ＳｉＯ2塊はＳｉと比較しても熱膨張係数は９００℃で
８分の１程度と非常に小さく、ＳＩＰＯＳ膜は熱処理、
冷却後は下地多結晶Ｓｉ膜に対し引っ張り応力を与える
性質を持つため、上層のシリサイドによる下地多結晶Ｓ
ｉへの圧縮応力を緩和し、シリサイドの圧縮応力による
ゲート絶縁膜耐圧の劣化を防止する。
いた場合、ＳＩＰＯＳ膜中のＳｉＯ 2塊がＴｉ拡散のバ
リアとして働く。また、シリサイドはＳｉより熱膨張係
数が大きく、熱処理後冷却時の収縮が大きいため下地多
結晶Ｓｉに強い圧縮応力を与えるが、ＳＩＰＯＳ膜中の
ＳｉＯ2塊はＳｉと比較しても熱膨張係数は９００℃で
８分の１程度と非常に小さく、ＳＩＰＯＳ膜は熱処理、
冷却後は下地多結晶Ｓｉ膜に対し引っ張り応力を与える
性質を持つため、上層のシリサイドによる下地多結晶Ｓ
ｉへの圧縮応力を緩和し、シリサイドの圧縮応力による
ゲート絶縁膜耐圧の劣化を防止する。
【００１１】
【実施例】（実施例１）以下本発明の実施例について、
図面を参照しながら説明する。
図面を参照しながら説明する。
【００１２】図１は本発明の第１の実施例における半導
体装置の製造方法の工程断面図を示す。図１において、
１はＳｉ基板、２は分離酸化膜、３はゲート絶縁膜、４
は多結晶Ｓｉ膜、５はＳＩＰＯＳ膜、６はＷＳｉ膜、７
はソース、ドレイン拡散層である。以上のように構成さ
れた半導体装置およびその製造方法について、以下図１
を用いてその各工程を説明する。
体装置の製造方法の工程断面図を示す。図１において、
１はＳｉ基板、２は分離酸化膜、３はゲート絶縁膜、４
は多結晶Ｓｉ膜、５はＳＩＰＯＳ膜、６はＷＳｉ膜、７
はソース、ドレイン拡散層である。以上のように構成さ
れた半導体装置およびその製造方法について、以下図１
を用いてその各工程を説明する。
【００１３】まず図１ａに示すように、Ｓｉ基板１に分
離酸化膜２を形成後、ゲート絶縁膜３を例えば熱酸化に
より形成する。その後、図１ｂに示すように例えば減圧
ＣＶＤ法で多結晶Ｓｉ膜４を形成する。次に減圧ＣＶＤ
法で温度は５５０℃から６６０℃で反応ガスとしてＳｉ
Ｈ4とＮ2Ｏを用いてＳＩＰＯＳ膜５を形成する。このと
き堆積速度を低下させるため希釈ガスとしてＮ2やＡｒ
を用いてもよい。ＳＩＰＯＳ膜５中の酸素濃度はＳｉＨ
4に対するＮ2Ｏ分圧で制御可能でＳＩＰＯＳ膜膜厚が薄
ければ酸素濃度を高くすることで同等のＳＩＰＯＳ膜の
バリア効果を保つことができる。図２にゲート酸化膜耐
圧歩留り（８ＭＶ／ｃｍ）が８０％以上の時のＳＩＰＯ
Ｓ膜厚とＳＩＰＯＳ中酸素濃度を示す。ＳＩＰＯＳ膜厚
が８ｎｍのときには酸素濃度は３０ａｔｍ％必要で、Ｓ
ＩＰＯＳ膜厚を８ｎｍより薄くすると３０ａｔｍ％以上
の酸素濃度が必要となるがドライエッチが困難となるた
め、ＳＩＰＯＳ膜厚は８ｎｍ以上とする必要がある。ま
た、酸素濃度が１０ａｔｍ％より低いと耐圧改善効果は
ほとんどなくなるため酸素濃度どしては１０ａｔｍ％以
上必要である。多結晶Ｓｉ膜４とＳＩＰＯＳ膜５は同一
反応炉内でＳｉＨ4ガスに途中からＮ2Ｏガスを追加する
ことで連続堆積が可能である。この後りん拡散やイオン
注入法を用いてＳＩＰＯＳ膜５／多結晶Ｓｉ膜４中に不
純物を導入する。あらかじめ多結晶Ｓｉ膜４堆積時に不
純物導入がされている場合はこの工程は不要である。ま
た、不純物導入はシリサイド膜堆積後やゲート電極パタ
ーニング後のソース・ドレイン不純物注入時と同時に行
ってもよい。ＳＩＰＯＳ膜形成後、６００℃から１００
０℃でアニールするとＳＩＰＯＳ膜中でのＳｉＯ2の析
出が促進され、バリア効果が高くなる。
離酸化膜２を形成後、ゲート絶縁膜３を例えば熱酸化に
より形成する。その後、図１ｂに示すように例えば減圧
ＣＶＤ法で多結晶Ｓｉ膜４を形成する。次に減圧ＣＶＤ
法で温度は５５０℃から６６０℃で反応ガスとしてＳｉ
Ｈ4とＮ2Ｏを用いてＳＩＰＯＳ膜５を形成する。このと
き堆積速度を低下させるため希釈ガスとしてＮ2やＡｒ
を用いてもよい。ＳＩＰＯＳ膜５中の酸素濃度はＳｉＨ
4に対するＮ2Ｏ分圧で制御可能でＳＩＰＯＳ膜膜厚が薄
ければ酸素濃度を高くすることで同等のＳＩＰＯＳ膜の
バリア効果を保つことができる。図２にゲート酸化膜耐
圧歩留り（８ＭＶ／ｃｍ）が８０％以上の時のＳＩＰＯ
Ｓ膜厚とＳＩＰＯＳ中酸素濃度を示す。ＳＩＰＯＳ膜厚
が８ｎｍのときには酸素濃度は３０ａｔｍ％必要で、Ｓ
ＩＰＯＳ膜厚を８ｎｍより薄くすると３０ａｔｍ％以上
の酸素濃度が必要となるがドライエッチが困難となるた
め、ＳＩＰＯＳ膜厚は８ｎｍ以上とする必要がある。ま
た、酸素濃度が１０ａｔｍ％より低いと耐圧改善効果は
ほとんどなくなるため酸素濃度どしては１０ａｔｍ％以
上必要である。多結晶Ｓｉ膜４とＳＩＰＯＳ膜５は同一
反応炉内でＳｉＨ4ガスに途中からＮ2Ｏガスを追加する
ことで連続堆積が可能である。この後りん拡散やイオン
注入法を用いてＳＩＰＯＳ膜５／多結晶Ｓｉ膜４中に不
純物を導入する。あらかじめ多結晶Ｓｉ膜４堆積時に不
純物導入がされている場合はこの工程は不要である。ま
た、不純物導入はシリサイド膜堆積後やゲート電極パタ
ーニング後のソース・ドレイン不純物注入時と同時に行
ってもよい。ＳＩＰＯＳ膜形成後、６００℃から１００
０℃でアニールするとＳＩＰＯＳ膜中でのＳｉＯ2の析
出が促進され、バリア効果が高くなる。
【００１４】次に図１ｃに示すようにＣＶＤ法で反応ガ
スとしてＷＦ6とＳｉＨ4を用いてＷＳｉ膜６を形成す
る。この後、図１ｄに示すようにフォトリソグラフィー
とドライエッチング法を用いてＷＳｉ膜６とＳＩＰＯＳ
膜５と多結晶Ｓｉ膜４をパターニングしてゲート電極を
形成し、イオン注入法等でソース・ドレイン電極７を形
成する。なお、本実施例においてＷＳｉ膜６はＣＶＤ法
により形成するとしたが、スパッタ法により形成するこ
ともある。またＷＳｉ膜以外のシリサイド膜としてはＴ
ｉＳｉ膜、ＴａＳｉ膜、ＭｏＳｉ膜、ＰｔＳｉ膜、Ｐｄ
Ｓｉ膜も採用可能である。
スとしてＷＦ6とＳｉＨ4を用いてＷＳｉ膜６を形成す
る。この後、図１ｄに示すようにフォトリソグラフィー
とドライエッチング法を用いてＷＳｉ膜６とＳＩＰＯＳ
膜５と多結晶Ｓｉ膜４をパターニングしてゲート電極を
形成し、イオン注入法等でソース・ドレイン電極７を形
成する。なお、本実施例においてＷＳｉ膜６はＣＶＤ法
により形成するとしたが、スパッタ法により形成するこ
ともある。またＷＳｉ膜以外のシリサイド膜としてはＴ
ｉＳｉ膜、ＴａＳｉ膜、ＭｏＳｉ膜、ＰｔＳｉ膜、Ｐｄ
Ｓｉ膜も採用可能である。
【００１５】図３にＳＩＰＯＳ膜の部分拡大図を示し、
図３を用いてＳＩＰＯＳ膜の効果について説明する。上
記のように本実施例によれば、ＷＳｉ膜をＷＦ6ガスを
用いて堆積した場合、取り込まれたＦ原子はＳｉＯ2膜
／Ｓｉ膜界面に強く偏析する性質をもつため、図３に示
すＳＩＰＯＳ膜中に多数存在するＳｉＯ2塊３２／Ｓｉ
微結晶３１界面やＳｉＯ2塊３２／アモルファスＳｉ層
３３界面に捕獲され、図１に示す多結晶Ｓｉ膜４やゲー
ト絶縁膜３に達せずゲート絶縁膜耐圧のＦによる劣化を
防止できる。また、シリサイド膜としてＴｉＳｉ膜を用
いた場合、図１のＳＩＰＯＳ膜６中のＳｉＯ2塊がＴｉ
原子拡散の障壁となり、多結晶Ｓｉ膜４やゲート絶縁膜
３への拡散を防止しゲート絶縁膜耐圧劣化を防止する。
また、ＳＩＰＯＳ膜はＳｉＯ2塊を多量に含むため、下
地多結晶Ｓｉ膜４に引っ張り応力を発生するため、シリ
サイド膜の種類を問わずシリサイド膜が発生する多結晶
Ｓｉ膜４に対する圧縮応力を緩和し、圧縮応力によるゲ
ート絶縁膜耐圧を劣化を防止できる。
図３を用いてＳＩＰＯＳ膜の効果について説明する。上
記のように本実施例によれば、ＷＳｉ膜をＷＦ6ガスを
用いて堆積した場合、取り込まれたＦ原子はＳｉＯ2膜
／Ｓｉ膜界面に強く偏析する性質をもつため、図３に示
すＳＩＰＯＳ膜中に多数存在するＳｉＯ2塊３２／Ｓｉ
微結晶３１界面やＳｉＯ2塊３２／アモルファスＳｉ層
３３界面に捕獲され、図１に示す多結晶Ｓｉ膜４やゲー
ト絶縁膜３に達せずゲート絶縁膜耐圧のＦによる劣化を
防止できる。また、シリサイド膜としてＴｉＳｉ膜を用
いた場合、図１のＳＩＰＯＳ膜６中のＳｉＯ2塊がＴｉ
原子拡散の障壁となり、多結晶Ｓｉ膜４やゲート絶縁膜
３への拡散を防止しゲート絶縁膜耐圧劣化を防止する。
また、ＳＩＰＯＳ膜はＳｉＯ2塊を多量に含むため、下
地多結晶Ｓｉ膜４に引っ張り応力を発生するため、シリ
サイド膜の種類を問わずシリサイド膜が発生する多結晶
Ｓｉ膜４に対する圧縮応力を緩和し、圧縮応力によるゲ
ート絶縁膜耐圧を劣化を防止できる。
【００１６】（実施例２）以下本発明の第２の実施例に
おける半導体装置の製造方法について図面を参照しなが
ら説明する。図４は 第２の実施例について説明する工
程断面図である。
おける半導体装置の製造方法について図面を参照しなが
ら説明する。図４は 第２の実施例について説明する工
程断面図である。
【００１７】図４に於て、４１はＳｉ基板、４２は分離
酸化膜、４３はゲート絶縁膜、４４は第１の多結晶Ｓｉ
膜、４５はＳＩＰＯＳ膜、４６はＴｉＳｉ2膜、４７は
ソース・ドレイン拡散層、４８は第２の多結晶Ｓｉ膜、
４９はＴｉ膜である。
酸化膜、４３はゲート絶縁膜、４４は第１の多結晶Ｓｉ
膜、４５はＳＩＰＯＳ膜、４６はＴｉＳｉ2膜、４７は
ソース・ドレイン拡散層、４８は第２の多結晶Ｓｉ膜、
４９はＴｉ膜である。
【００１８】図４ａに示すようにＳＩＰＯＳ膜４５形成
までは第１の実施例と同様である。ＳＩＰＯＳ膜４５形
成後、図４ｂに示すように第２の多結晶Ｓｉ膜４８をＳ
ＩＰＯＳ膜４５上に形成する。その後、スパッタ法によ
りＴｉ膜４９を堆積し熱処理により、Ｔｉ膜４９と第２
の多結晶Ｓｉ膜４８とを反応させＴｉＳｉ2膜４６を形
成する。その後パターニングしてゲート電極を形成し、
ソース・ドレイン拡散層４７を形成する。なお、本実施
例ではシリサイド膜としてＴｉ４９と第２の多結晶Ｓｉ
膜４８との熱反応で形成するＴｉＳｉ２膜４６とした
（サリサイドプロセス）が、第１の実施例のようにＷＳ
ｉ膜や他のシリサイド膜でもよい。
までは第１の実施例と同様である。ＳＩＰＯＳ膜４５形
成後、図４ｂに示すように第２の多結晶Ｓｉ膜４８をＳ
ＩＰＯＳ膜４５上に形成する。その後、スパッタ法によ
りＴｉ膜４９を堆積し熱処理により、Ｔｉ膜４９と第２
の多結晶Ｓｉ膜４８とを反応させＴｉＳｉ2膜４６を形
成する。その後パターニングしてゲート電極を形成し、
ソース・ドレイン拡散層４７を形成する。なお、本実施
例ではシリサイド膜としてＴｉ４９と第２の多結晶Ｓｉ
膜４８との熱反応で形成するＴｉＳｉ２膜４６とした
（サリサイドプロセス）が、第１の実施例のようにＷＳ
ｉ膜や他のシリサイド膜でもよい。
【００１９】本実施例のようにＳＩＰＯＳ膜４５上に第
２の多結晶Ｓｉ膜４８を形成することで酸素を多量に含
むＳＩＰＯＳ膜４５よりＴｉとのシリサイド反応が起こ
りやすく平坦かつ低抵抗なＴｉＳｉ2膜４６が形成でき
る。また、シリサイド膜としてＷＳｉ膜を用いる場合、
酸素を多量に含むＳＩＰＯＳ膜はＷＳｉ膜との密着性が
多結晶Ｓｉ膜と比べやや劣るため、ＷＳｉの堆積条件や
膜厚等によってはＷＳｉ膜に剥離の心配があるが、本実
施例のように第２の多結晶Ｓｉ４８を挟むことで剥離の
心配もなくなる。
２の多結晶Ｓｉ膜４８を形成することで酸素を多量に含
むＳＩＰＯＳ膜４５よりＴｉとのシリサイド反応が起こ
りやすく平坦かつ低抵抗なＴｉＳｉ2膜４６が形成でき
る。また、シリサイド膜としてＷＳｉ膜を用いる場合、
酸素を多量に含むＳＩＰＯＳ膜はＷＳｉ膜との密着性が
多結晶Ｓｉ膜と比べやや劣るため、ＷＳｉの堆積条件や
膜厚等によってはＷＳｉ膜に剥離の心配があるが、本実
施例のように第２の多結晶Ｓｉ４８を挟むことで剥離の
心配もなくなる。
【００２０】
【発明の効果】以上のように本発明によれば、多結晶Ｓ
ｉ膜を薄くしたり金属シリサイド膜を厚くしたときにゲ
ート絶縁膜耐圧の劣化を防止することができる。
ｉ膜を薄くしたり金属シリサイド膜を厚くしたときにゲ
ート絶縁膜耐圧の劣化を防止することができる。
【図１】本発明の第１の実施例における半導体装置の製
造方法を示す工程断面図
造方法を示す工程断面図
【図２】ゲート酸化膜耐圧歩留り８０％のときのＳＩＰ
ＯＳ膜厚とＳＩＰＯＳ中酸素濃度の特性図
ＯＳ膜厚とＳＩＰＯＳ中酸素濃度の特性図
【図３】ＳＩＰＯＳ膜の部分拡大図
【図４】本発明の第２の実施例における半導体装置の製
造方法を示す工程断面図
造方法を示す工程断面図
【図５】従来例の半導体装置の製造方法を示す工程断面
図
図
４ 多結晶Ｓｉ膜 ５ ＳＩＰＯＳ膜 ６ 金属シリサイド膜
Claims (4)
- 【請求項１】ゲート絶縁膜上に形成された多結晶Ｓｉ膜
と、前記多結晶Ｓｉ膜上に形成され、酸素を膜全体中で
１０ａｔｍ％以上含有する膜厚８ｎｍ以上のＳＩＰＯＳ
膜と、前記ＳＩＰＯＳ膜上に形成された金属シリサイド
膜とを有し、前記多結晶Ｓｉ膜、前記ＳＩＰＯＳ膜及び
前記金属シリサイド膜の積層ゲート電極構造を有するこ
とを特徴とする半導体装置。 - 【請求項２】前記ＳＩＰＯＳ膜と前記金属シリサイド膜
の間に第２の多結晶Ｓｉ膜を有することを特徴とする請
求項１記載の半導体装置。 - 【請求項３】ＭＯＳトランジスタ型の半導体装置のゲー
ト電極を形成する工程を有し、前記ゲート電極を形成す
る工程が、 ゲート絶縁膜上に多結晶Ｓｉ膜を形成する工程と、 前記多結晶Ｓｉ膜上に酸素を膜全体中で１０ａｔｍ％以
上含有する膜厚８ｎｍ以上のＳＩＰＯＳ膜を形成する工
程と、 前記ＳＩＰＯＳ膜上に金属シリサイド膜を形成する工程
とを備えたことを特徴とする半導体装置の製造方法。 - 【請求項４】前記ＳＩＰＯＳ膜と前記金属シリサイド膜
の間に第２の多結晶Ｓｉ膜を形成する工程を備えたこと
を特徴とする請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18017393A JPH0738103A (ja) | 1993-07-21 | 1993-07-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18017393A JPH0738103A (ja) | 1993-07-21 | 1993-07-21 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738103A true JPH0738103A (ja) | 1995-02-07 |
Family
ID=16078676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18017393A Pending JPH0738103A (ja) | 1993-07-21 | 1993-07-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738103A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002047167A1 (fr) * | 2000-12-08 | 2002-06-13 | Hitachi, Ltd. | Dispositif a semi-conducteur |
| JP2008311673A (ja) * | 2000-12-08 | 2008-12-25 | Renesas Technology Corp | 半導体装置及びその製造方法 |
-
1993
- 1993-07-21 JP JP18017393A patent/JPH0738103A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002047167A1 (fr) * | 2000-12-08 | 2002-06-13 | Hitachi, Ltd. | Dispositif a semi-conducteur |
| JP2003086708A (ja) * | 2000-12-08 | 2003-03-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US6982465B2 (en) | 2000-12-08 | 2006-01-03 | Renesas Technology Corp. | Semiconductor device with CMOS-field-effect transistors having improved drain current characteristics |
| JP2008311673A (ja) * | 2000-12-08 | 2008-12-25 | Renesas Technology Corp | 半導体装置及びその製造方法 |
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