JPS584975A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS584975A
JPS584975A JP56102858A JP10285881A JPS584975A JP S584975 A JPS584975 A JP S584975A JP 56102858 A JP56102858 A JP 56102858A JP 10285881 A JP10285881 A JP 10285881A JP S584975 A JPS584975 A JP S584975A
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silicide
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関する。詳しくは、半
導体装置の電極・配線、特に、ＭＯ８型トランジスタの
ゲート電極・配線の製造方法の改良に関する。
従来、半導体装置の電極ｅ配線、特に、ＭＯ８型トラン
ジスタのゲート電極・配線には多結晶シリコン（８１）
が多用されていた。多結晶シリコン（８ｉ）が選択され
た理由にはセルファライン等の工程上の便宜による要素
が多いが、素子が微細化されチップが大型化されるにつ
れ約１０−３ΩＣ１ｎ程度の電気抵抗率は十分低いとは
いえず配線の信号遅延が無視できなくなるという欠点が
あった。そこで、この欠点を解消する目的と１細）４タ
ーニングが可能であり集積度向上に寄与しつるという利
点かあるため、モリブデン（Ｍｏ）　、チタン（Ｔｉ　
）、ニオブ（Ｎｂ）、タンタル（Ｔａ）　、タングステ
ン（Ｗ）、パナジュウム（Ｖ）　、ハフニュウム（Ｈｆ
）　、ジルコニュウム（Ｚｒ）、クローム（Ｃｒ）等の
高融点金颯又１ｊニッケル（Ｎｉ）、白金（Ｐｉ）等の
遷移金属をもって電極・配線を形成する技術が開発され
た。
しかし、これらの金属は、薬品特に酸類に対する抵抗力
が小さいため、後の工程特にソース電極、ドレイン電極
のコンタクト窓を形成する工程等において制限を受ける
という欠点があった。
そこで、これらの金属の珪素化物を使用したり、又、多
結晶シリコン（Ｓｉ）を下層としこれら金属の珪素化物
を上層とする積層体を使用する等の技術が提案されてい
るが、いずれも、電気抵抗の点で満足すべき状態にはな
いという欠点がある。すなわち、電気抵抗は十分に小さ
く、しかも耐薬品性が良好で工程上に支障をもたらさな
い電極・配線材料はいまだに開発されていない。
本発明の目的は、この欠点を解消することにあり、電気
抵抗が小さく、しかも、薬品特に酸類に対する抵抗力の
大きな電極を使用してなす半導体装置の製造方法を提供
することにある。
その要旨は、電極の中心部は、上記のモリブデン（Ｍｏ
）　、タングステン（Ｗ）、チタン（Ｔｉ）、ニオブ（
Ｎｂ）　、タンタル（Ｔａ）、バナジュウム（■）、ハ
フニュウム（Ｈｆ）、ジル、コニュウム（Ｚｒ）　、ク
ローム（Ｃｒ　）等の高融点金属又はニッケル（Ｎｉ）
、白金（Ｐｔ）等の遷移金属をもって形成し、その表面
のみを珪素化して上記の金属の珪素化物（以下シリサイ
ドという。）をもってカバーすることにある。シリサイ
ドの電気抵抗率が１０″ΩＣ１ｎ　　程度であるに比し
、本発明を実施して製造される電極の電気抵抗率は１０
　０Ｃ１ｎ程度であり、しかも、酸類等の薬品に対して
は十分な抵抗力があり、工程上の制限を伴なわないとい
う効果がある。
以下図面を参照しつつ、かかる構造の電極を製造する本
発明にかかる方法の一実施例たる半導体装置の製造方法
の一例として、ＭＵＳ型トランジスタを製造する主要工
程を説明し、本発明の構成を更に明らかにする。
第１図参照 まず、シリコン（Ｓｉ　）等の半導体基板１の表面の素
子形成領域に選択的に二酸化シリコン（５ｉＯｚ　）膜
（図示せず。）と窒化シリコン（８ｉ３Ｎ４）膜（図示
せず。）との二重層を形成し、これをマスクとしてシリ
コン（Ｓｉ）基板１表面を熱酸化し、素子分離領域に厚
い二酸化シリコン（８ｉ０２）膜２よりなるフィールド
絶縁膜を形成し、上記のマスクを除去した後、シリコン
（８ｉ　）基板１を熱酸化して、素子形成領域に二酸化
シリコン（８ｉ０ｚ）よりなるゲート絶縁膜３を形成す
る。
第２図参照 シリコン（Ｓｉ）基板１全面に上記の金属例えばモリブ
デン（Ｍｏ）よりなる層を約３．０ＯＯＡの厚さに形成
する。この形成工程はスパッターりング、デポジション
、ｅＶＤ法等灰等所望法をもって実施できる。フォトリ
ソグラフィー法を使用して、モリブデン（Ｍｏ）層を輻
１〜２μｍｎ程度にパター′ニングして、ゲート電極４
を形成する。コノエツチング工程は四弗化炭素（ＣＦ４
）と酸素（０２）との混合物を反応性＊＊としてなすプ
ラズマエツチング法なり、反応性イオンエツチング法な
りを使用して実施することができる。
第３図（ａｌ参照 基板全面に非晶質シリコン（Ｓｉ）層６を１．０００〜
２，０ＯＯＡ程度の厚さに形成する。この非晶質シリコ
ン（８ｉ　）層６の形成はスパッタ蒸着法により実施す
る。スパッタ蒸着の前処理として蒸着に先立ち全面を逆
スパツタする。この前処理はモリブデン（ＭＯ）の表面
に残留する不純物や酸化膜を除去し清浄な表面を露出さ
せることによって、後の珪素化反応を容易に行なわせる
効果を有する。
非晶質シリコン（８ｉ）層６を設けた後、８００〜１、
０００°Ｃの乾燥窒素（Ｎ２）又はフォーミングガス（
水素（Ｎ２）を５％含有する窒素（Ｎ２）ガス）等の雰
囲気中で３０〜１００分間熱処理（γロイ化）してモリ
ブデン（ＭＯ）よりなるゲートを極４の底面以外の表面
をシリサイド５Ｌこ、転換する。
第３図（ｂｌ参照 なお、高融点金属と二酸化シリコン（Ｓｉ０２）との密
着性は必ずしも良好と言えないので、これら金属よりな
るゲート４と二酸化シリコン（Ｓｉ０２）よりなるゲー
ト絶縁膜３との間にシリサイドを介在させることは有効
である。そのために、上記のモリブデン（Ｍｏ）層４を
形成する前にシリコン（８ｉ　）基板１の上に非晶質シ
リコン（８ｉ　）層（図示せず。）を５００　Ｘ程度形
成しておき、後のシリサイド化工程においてこれをシリ
サイドに転換し、ゲート電極４の底面をもシリサイド５
′でカバーすることは有効である。又、上記のパターユ
ング工程において、ゲート電極４上以外の領域からは非
晶質シリコン（Ｓｌ）層（図示せず。）は除去される。
第４図参照 ０〜５９６酸素（０２）を含有する四弗化炭素（ｅｒ４
）を反応性物質としてなす等方性プラズマエツチング法
を使用して全面エッチする。このエツチング工程は低電
力をもってなすときは、非晶質シリコン層６のみがエッ
チされシリサイド層５は残留して図示の如（、ゲート電
極４がシリサイド層５でカバーされることになる。
第５図参照 以下通常の手法をもってＭＯ８型トランジスタを完成す
る。
すなわち、基板１の導電型と異なる導電型の不純物をイ
オン注入してソース・ドレイン７を形成した後、燐珪酸
ガラス（Ｐ　８　Ｇ）等の絶縁層８を形成し、ソース、
電極・ドレイン電極コンタクト窓を形成した後、アルミ
ニュウム（ＡＩ）等をｉｔの上パターニングして配線９
を完成する。
なお図示とは異なり、ゲート４に対してもアルミニュウ
ム（ＡＩ）を極を形成する場合もある。
第６図参照 以上の工程を実際に２５６　Ｋ　ｂｉｔ　ＲＡＭに応用
した場合の基板断面を第７図に示す。１０は酸化膜、１
１はシリサイドでカバーされた高融点金属電極及び配線
、１２は基板と反対導電型の拡散層、１３は２層目の電
極及び配線で１１と同様のシリサイドでカバーされた高
融点金属層、１４は燐珪酸ガラス（ＰＳＧ）、二酸化シ
リコン（ＳｉＵｚ）等の層間絶縁膜とカバー絶縁膜であ
る。
以上説明せるとおり、本発明によれば、電極及び／又は
配線が電気抵抗率の小さな高融点金属又は遷移金属によ
り形成されており、その電極及び／又は配線の底面以外
の表面又は全表面が耐薬品性のすぐれた高融点金属又は
遷移金属のシリサイドでカーパーされており、電極・配
線の低抵抗性と耐薬品性の排反的二つの要求を同時に満
足している半導体装置、特にＭＯ８型電界効果トランジ
スタを製造する方法を提供することができる。
なお、図示の如く、ゲート電極の配線も本発明にかかる
シ’Ｊ−？イドでカバーされた高融点金属又は遷移金属
をもって形成されているときは、工程も簡略されしかも
ＩＣ素子としての信号伝播のＲＣ時定数の短い半導体装
置を製造する方法を提供することができる。
なお、本発明の附随的効果として、多結晶シリコン（Ｓ
ｉ　）電極・配線を用いてなす場合の工程がそのまま転
用可能であることも特筆すべきところである。
【図面の簡単な説明】
第１．　２．　３（ａｌ、　　３ｔｂ）、　　４図は本
発明の一実施例にかかる半導体装置の主要工程完了時の
状態を示す基板断面図であり、第、・５図はその完成図
である。第６図は本発明を実施して製造した２５ｊＫｂ
ｉｔＲＡＭの一部領域の基板断面図である。 １・・・基板、２．１０・・・フィールド絶縁膜、３・
・・ゲート絶縁膜、’　４１１１１＠ゲート、５　＋　
５’　＠１１１１シリサイド、６・・・非晶質シリコン
層、７．１２−・ソース・ドレイン、８・・・Ｐ　Ｓ　
Ｇ絶縁膜、９・・・ソースΦドレイジ電極・配線（アル
ミニュウム）、１１・・・ゲート・第１層電極配線、１
３・・・第２層電極配線、１４・・・ＰＥＧ絶縁膜。

Claims (2)

    【特許請求の範囲】
  1. （１）シリコン基板上の素子分離領域に選択的にフィー
    ルド絶縁膜を形成し、前記シリコン基板上の素子形成領
    域に選択的にゲート絶縁膜を形成し、前記シリコン基板
    上の全面に、高融点金属又は遷移金属よりなる層を形成
    し、該高融点金属又は遷移金属よりなる層を、ゲート形
    成領域上に残留させ、前記シリコン基板上の全面に非晶
    質シリコン層を形成し、熱処理を施こして前記ゲート形
    成領域上に残留された前記高融点金属又は遷移金属より
    なる層の表面と前記非晶質シリコン層とを反応させて前
    記表面に前記金属の珪層化物層を形成し、前記非晶質シ
    リコン層を除去する工程を含むことを特徴とする、半導
    体装置の製造方法。
  2. （２）前記高融点金属又は遷移金属よりなる層を前記シ
    リコン基板上の全面に形成する工程に先立ち、Ｍ記シリ
    コン基板上にシリコンよりなる薄層を形成し、該シリコ
    ン薄層と前記高融点金属又は遷移金属よりなる層とは前
    記熱処理工程において反応し前記シリコン薄層は前記金
    属の珪素化物層に転換される工程を有する、特許請求の
    範囲第１項記載の半導体装置の製造方法。
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