JPS59136973A - 半導体装置 - Google Patents
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- JPS59136973A JPS59136973A JP1196983A JP1196983A JPS59136973A JP S59136973 A JPS59136973 A JP S59136973A JP 1196983 A JP1196983 A JP 1196983A JP 1196983 A JP1196983 A JP 1196983A JP S59136973 A JPS59136973 A JP S59136973A
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、詳しくはゲート電極を改良
したＭＩＳ型半導体装置に係る。
したＭＩＳ型半導体装置に係る。
半導体装置、例えばＭＯ８型半導体装置においては、従
来よりゲー）′ｔｌｆｆ材料として多結晶シリコンを用
いている。しかしながら、多結晶シリコンから彦るゲー
ト電極は抵抗が比較的高いために、トランジスタの高速
化の要求から第１図に示す如く高融点金属シリサイドか
らなるゲート電極を備えたＭＯ８型半導体装置が開発さ
れている。即ち、第１図中の１は例えばｐ錫１のシリコ
ン基板であシ、この基＆Ｊ表面には素子を分離するため
のフィールド酸化膜２が設けられている。このフィール
ド酸化膜２で分離された島状の基板１の領域（素子領域
）には互に電気的に分離されたｎ十型のソース、ドレイ
ン領域３，４が設けられている。これらソース。
来よりゲー）′ｔｌｆｆ材料として多結晶シリコンを用
いている。しかしながら、多結晶シリコンから彦るゲー
ト電極は抵抗が比較的高いために、トランジスタの高速
化の要求から第１図に示す如く高融点金属シリサイドか
らなるゲート電極を備えたＭＯ８型半導体装置が開発さ
れている。即ち、第１図中の１は例えばｐ錫１のシリコ
ン基板であシ、この基＆Ｊ表面には素子を分離するため
のフィールド酸化膜２が設けられている。このフィール
ド酸化膜２で分離された島状の基板１の領域（素子領域
）には互に電気的に分離されたｎ十型のソース、ドレイ
ン領域３，４が設けられている。これらソース。
ドレイン領埴３，４間のチャンネル領域を含む基板１部
分にはゲート酸化Ｍ５を介して高融点金１ぷシリサイド
からなるゲート電極６が設けらノｔている。
分にはゲート酸化Ｍ５を介して高融点金１ぷシリサイド
からなるゲート電極６が設けらノｔている。
ところで、」二記従米技術においてはゲート電ｐ（ｉ
５を形成し、これをマスクとしてｎ十型のソース、ドレ
イン領域３，４を形成した後、ゲート７１範極６とソー
ス領域３の間、及び同電極６とドレ・ｆン領域４の間の
耐圧（ゲート耐圧）を向」ニさせるために高温酸化処理
を行なってゲート６イ極６の１？ｄ囲（特に側面）に酸
化層を形成することが行なわれている。しかし汗から、
ゲート［１ｉ 柄６を西融点金属シリサイドで形成する
と、前記高温酸化処理に際して、第２図に示す如くグー
ｌ−宵極６０周囲に酸化層７が成長されると共に、ゲー
ト電極６端部で膜ストレスによるパめくれ上り８”が生
じる、いわゆる異常酸化が起こる。これは、高融点金属
シリサイドからなるゲート電極６が酸化される際（＝、
シリサイド中のＳＩが消費さ几るため、酸化後の高融点
金属シリサイドは化学的安定性が損なわれるためである
。こうした“めくれ上り８″が生じると、半導体装置を
微細化した愚合、素子性能を著しく劣化させる。
５を形成し、これをマスクとしてｎ十型のソース、ドレ
イン領域３，４を形成した後、ゲート７１範極６とソー
ス領域３の間、及び同電極６とドレ・ｆン領域４の間の
耐圧（ゲート耐圧）を向」ニさせるために高温酸化処理
を行なってゲート６イ極６の１？ｄ囲（特に側面）に酸
化層を形成することが行なわれている。しかし汗から、
ゲート［１ｉ 柄６を西融点金属シリサイドで形成する
と、前記高温酸化処理に際して、第２図に示す如くグー
ｌ−宵極６０周囲に酸化層７が成長されると共に、ゲー
ト電極６端部で膜ストレスによるパめくれ上り８”が生
じる、いわゆる異常酸化が起こる。これは、高融点金属
シリサイドからなるゲート電極６が酸化される際（＝、
シリサイド中のＳＩが消費さ几るため、酸化後の高融点
金属シリサイドは化学的安定性が損なわれるためである
。こうした“めくれ上り８″が生じると、半導体装置を
微細化した愚合、素子性能を著しく劣化させる。
このようなことから、最近、第３図（二示す如く多結晶
シリコンパターン９と高融点金属シリサイドパターン１
０とを順次積層した構造（ポリシリサイド構造）のゲー
ト電極６′をシリコン基板１上にゲート酸化膜５を介し
て設けた構造のＭＯ８型半導体装置が開発されている。
シリコンパターン９と高融点金属シリサイドパターン１
０とを順次積層した構造（ポリシリサイド構造）のゲー
ト電極６′をシリコン基板１上にゲート酸化膜５を介し
て設けた構造のＭＯ８型半導体装置が開発されている。
かかるポリシリサイド構造のゲート電極６′にあっては
、前記高温酸化工程による酸化膜成長に際して、高融点
金属シリサイドパターン１０とゲート酸化膜５の間（二
条結晶シリコンパターン９が介在され、高融点金属シリ
サイドパターン１０の酸化に伴なうＳｉの消費な該多結
晶シリコンパターン９により補充できるため、ゲート電
極６′を構成する高融点金属シリサイド／妨ン１０の“
めくれ上シ”を防止できる。
、前記高温酸化工程による酸化膜成長に際して、高融点
金属シリサイドパターン１０とゲート酸化膜５の間（二
条結晶シリコンパターン９が介在され、高融点金属シリ
サイドパターン１０の酸化に伴なうＳｉの消費な該多結
晶シリコンパターン９により補充できるため、ゲート電
極６′を構成する高融点金属シリサイド／妨ン１０の“
めくれ上シ”を防止できる。
しかしながら、上述したポリシリサイド構造のゲート６
イ極を、高融点金属シリサイド層と多結晶シリコン層を
微細加工することにより形成すると、第４図Ｃ二元す如
く多結晶シリコンノ（ターン９にアンダーカット部１１
が生じ、素子性能を著しく劣化させる。また、シート抵
抗を下げるため（二条結晶シリコンパターン９署二はリ
ンなどの不純物が拡散されているので、同第４図に示す
如く該多結晶シリコンパターン９の上面、つｉり多結晶
シリコンパターン９と高融点金属シリサイドパター７１
００間、に不可避的に数十Ａ０〜数白八〇の薄い酸化膜
１２が形成される。
イ極を、高融点金属シリサイド層と多結晶シリコン層を
微細加工することにより形成すると、第４図Ｃ二元す如
く多結晶シリコンノ（ターン９にアンダーカット部１１
が生じ、素子性能を著しく劣化させる。また、シート抵
抗を下げるため（二条結晶シリコンパターン９署二はリ
ンなどの不純物が拡散されているので、同第４図に示す
如く該多結晶シリコンパターン９の上面、つｉり多結晶
シリコンパターン９と高融点金属シリサイドパター７１
００間、に不可避的に数十Ａ０〜数白八〇の薄い酸化膜
１２が形成される。
七の結果、高融点金属シリサイドパターン１０と多結晶
シリコンパターン９との接触抵抗が異當Ｃ二増大し、素
子性能を著しく劣化させる。
シリコンパターン９との接触抵抗が異當Ｃ二増大し、素
子性能を著しく劣化させる。
本発明はゲート電極を構成する高融点金属シリサイドパ
ターンの異常酸化を防止し、かつゲート６イ極の微細加
工性を向上し、更にゲート電極を構成する高融点金属シ
リサイドパターンと多結晶シリコンパターンの接触抵抗
を低減せしめた高性能、高密度、高信頼性の半導体装置
を提供しようとするものである。
ターンの異常酸化を防止し、かつゲート６イ極の微細加
工性を向上し、更にゲート電極を構成する高融点金属シ
リサイドパターンと多結晶シリコンパターンの接触抵抗
を低減せしめた高性能、高密度、高信頼性の半導体装置
を提供しようとするものである。
本発明は半導体基板上に絶縁膜を介して高融点金属シリ
サイドパターン及び多結晶シリコンパターンを順次積層
した二層構造のゲート電極を設けることによって、既述
した高性能、高信頼性、及び毘密度の半導体装置を提供
することを骨子とするものである。
サイドパターン及び多結晶シリコンパターンを順次積層
した二層構造のゲート電極を設けることによって、既述
した高性能、高信頼性、及び毘密度の半導体装置を提供
することを骨子とするものである。
次に、本発明をｎチャンネルＭＯ８）ランジスタに適用
した例について第５図（ａｌ〜ｔｆ１図示の製造７法を
併記して説明する。
した例について第５図（ａｌ〜ｔｆ１図示の製造７法を
併記して説明する。
（１） まず、ｐ型シリコン基板２１に選択酸化法等
によシフイールド酸化膜２２を形成した後、熱酸化処理
を施してフィールド酸化膜２２で分離された島状の基板
２１の領域（素子領域）に例えば厚−Ｊ ３００ Ａ’
の酸化膜２３を成長させた（第５図ｔａ＋図示）。
によシフイールド酸化膜２２を形成した後、熱酸化処理
を施してフィールド酸化膜２２で分離された島状の基板
２１の領域（素子領域）に例えば厚−Ｊ ３００ Ａ’
の酸化膜２３を成長させた（第５図ｔａ＋図示）。
（＋＋＋ 次いで、全面にスパッタリング法もしくは
ＯＶ Ｄ法、７を空蒸着法等によシ例えば厚さ３０００
Ａｏ のモリブデンシリサイド層２４を堆積し、更
にこの土にＬＰＯＶＤ法により例えば厚さ３０００Ａ０
の多結晶シリコン層を堆積した後、１．’ ＯＯｌ
３ Ｗ囲気に陽してリン拡散を行ないリンドープ多結晶
シリコン層２５を形成した。
ＯＶ Ｄ法、７を空蒸着法等によシ例えば厚さ３０００
Ａｏ のモリブデンシリサイド層２４を堆積し、更
にこの土にＬＰＯＶＤ法により例えば厚さ３０００Ａ０
の多結晶シリコン層を堆積した後、１．’ ＯＯｌ
３ Ｗ囲気に陽してリン拡散を行ないリンドープ多結晶
シリコン層２５を形成した。
ひきつつきリンドープ多結晶シリコン層２５のゲート電
極予定部（二写真蝕刻法によυレジストパターン２６を
形成した（第５図ｔｂ１図示）。
極予定部（二写真蝕刻法によυレジストパターン２６を
形成した（第５図ｔｂ１図示）。
ひきつづき、レジストパターン２６をマスクとし、て反
応性イオンエツチング（Ｒ，ＩＥ）又は等方性エツチン
グによりリンドープ多結晶シリコン層２５、モリブデン
シリサイド層２４及び酸化膜２３を１１１２次エツチン
グしてゲート酸化膜２７を形成すると共に、同ゲート酸
化膜２７上にモリブデンシリサイドパターン２８及び多
結晶シリコンパターン２９を順次積層した二層構造のゲ
ート電極３０を形成した。このエツチングにおいて多結
晶シリコンパターン２９の側面にはデーパ部３１が形成
された（第５図ＦＣＩ図示）。
応性イオンエツチング（Ｒ，ＩＥ）又は等方性エツチン
グによりリンドープ多結晶シリコン層２５、モリブデン
シリサイド層２４及び酸化膜２３を１１１２次エツチン
グしてゲート酸化膜２７を形成すると共に、同ゲート酸
化膜２７上にモリブデンシリサイドパターン２８及び多
結晶シリコンパターン２９を順次積層した二層構造のゲ
ート電極３０を形成した。このエツチングにおいて多結
晶シリコンパターン２９の側面にはデーパ部３１が形成
された（第５図ＦＣＩ図示）。
（ｉｉｌ 次いで、レジストパターン２６を除去した
後、ゲート電極３０及びフィールド酸化膜２２をマスク
としてｎ型不純物、例えば砒素を加速電圧４０ Ｋ ｅ
Ｖ、ドーズ３ Ｘ １０”／ａｎ２の条件で、シリコ
ン基板２１に選択的にイオン注入した（第５図（ｄ１図
示）。ひきつづき、８００〜１０００℃、の高温で酸化
処理を行なった。この時、第５図ｔｅｌに示す如くイオ
ン注入された砒素が活性化、拡散されたシリコン基板２
１の表面にｎ半型のソース、ドレイン＠域、９２ 、３
３が形成されると共に、露出したシリコン基板２ノの表
面部分及びゲート電極３ｏを構成するモリブデンシリサ
イドパターン２８側面、多結晶シリコンパターン２９の
開門に酸化層３４が成長された。ひきつづき、全面にＯ
’ＶＤ−８ｉ０２膜３５を堆積し、前記ソース、ドレイ
ン領域３２．３３の一部（二対窓すル’ＯＶ Ｄ Ｓ
＋ ０２膜３５部分にコンタクトホール、？ ６ 、
、？ ６を開孔した後、全面に例えばＡＪ膜を蒸希し
、これをパターニングして前記ンース領埴３２及びドレ
インｆｆ貞ｆａ３．９に夫々コンタクトホール３６゜３
６を介して接続したＡ［電極３７ 、３ｓを形成してｎ
チャンネルＭＯＳ）ランジスタを製造した（第５図（ｆ
）図示）。
後、ゲート電極３０及びフィールド酸化膜２２をマスク
としてｎ型不純物、例えば砒素を加速電圧４０ Ｋ ｅ
Ｖ、ドーズ３ Ｘ １０”／ａｎ２の条件で、シリコ
ン基板２１に選択的にイオン注入した（第５図（ｄ１図
示）。ひきつづき、８００〜１０００℃、の高温で酸化
処理を行なった。この時、第５図ｔｅｌに示す如くイオ
ン注入された砒素が活性化、拡散されたシリコン基板２
１の表面にｎ半型のソース、ドレイン＠域、９２ 、３
３が形成されると共に、露出したシリコン基板２ノの表
面部分及びゲート電極３ｏを構成するモリブデンシリサ
イドパターン２８側面、多結晶シリコンパターン２９の
開門に酸化層３４が成長された。ひきつづき、全面にＯ
’ＶＤ−８ｉ０２膜３５を堆積し、前記ソース、ドレイ
ン領域３２．３３の一部（二対窓すル’ＯＶ Ｄ Ｓ
＋ ０２膜３５部分にコンタクトホール、？ ６ 、
、？ ６を開孔した後、全面に例えばＡＪ膜を蒸希し
、これをパターニングして前記ンース領埴３２及びドレ
インｆｆ貞ｆａ３．９に夫々コンタクトホール３６゜３
６を介して接続したＡ［電極３７ 、３ｓを形成してｎ
チャンネルＭＯＳ）ランジスタを製造した（第５図（ｆ
）図示）。
しかして、本発明のＭＯＳ）ランジスタは第５図ｔｆｌ
に示す如くｐ型シリコン基板２１のフィールド酸化膜２
２で分離された島状の領域に互に７１？気的に分離はれ
たｎ半型のソース、ドレイン領域３２ 、、？ ３を設
け、かつこれらソース。
に示す如くｐ型シリコン基板２１のフィールド酸化膜２
２で分離された島状の領域に互に７１？気的に分離はれ
たｎ半型のソース、ドレイン領域３２ 、、？ ３を設
け、かつこれらソース。
ドレイン領域３２ 、．７３間のチャンネル領域を含む
基板２１上にモリブデンシリサイドパターン２８及びリ
ンドープ多結晶シリコンパターン２９を１１１次４に層
した二層構造のゲート電極３゜をゲート酸化膜２７を介
して設け、更にゲート’１１２極３０周囲及びソース、
ドレイン領域３２゜３３の表面Ｃ酸化層３４を設け、全
面に被覆したＣＶＤ−８ｉｎ、膜３５上にソース、ドレ
インの取出しＡＪ電極３７．３８を設けた構造になって
いる。
基板２１上にモリブデンシリサイドパターン２８及びリ
ンドープ多結晶シリコンパターン２９を１１１次４に層
した二層構造のゲート電極３゜をゲート酸化膜２７を介
して設け、更にゲート’１１２極３０周囲及びソース、
ドレイン領域３２゜３３の表面Ｃ酸化層３４を設け、全
面に被覆したＣＶＤ−８ｉｎ、膜３５上にソース、ドレ
インの取出しＡＪ電極３７．３８を設けた構造になって
いる。
しかるに、高温酸化面においてゲート電極３０を構成す
るモリブテンシリサイドパターン２８側面に酸化層３４
が形成され、該シリサイドパターン２８中のＳＬが消費
されても、モリブデンシリサイドパターン２８上には多
結晶シリコンパターン２９が形成されているため、前記
シリサイドパターン２８で消費されたＳｉは多結晶シリ
コンパターン２９から供給される。
るモリブテンシリサイドパターン２８側面に酸化層３４
が形成され、該シリサイドパターン２８中のＳＬが消費
されても、モリブデンシリサイドパターン２８上には多
結晶シリコンパターン２９が形成されているため、前記
シリサイドパターン２８で消費されたＳｉは多結晶シリ
コンパターン２９から供給される。
その結果、両温酸化工程でも異常酸化のない安定した酸
化が々さ九、ゲート電極３０周囲に良好な酸化層３４を
形成できるため、ゲート耐圧を効果的に向上できる。事
実、前述した第１図図示のＭＯＳトランジスタと本実施
例のＭＯＳトランジスタについて、トランジスタ性能不
良率、並びに異常酸化発生率を墾べたところ、第６図及
び第７図ζ二示す結果となった。この第６図、第７図よ
り本発明のＭＯＳ）ランジスタはトランジスタ性能、製
造歩留が第１図図示のＭ ＯＳ ）ランジスタに比べて
飛踏的に改善されることがわかる。
化が々さ九、ゲート電極３０周囲に良好な酸化層３４を
形成できるため、ゲート耐圧を効果的に向上できる。事
実、前述した第１図図示のＭＯＳトランジスタと本実施
例のＭＯＳトランジスタについて、トランジスタ性能不
良率、並びに異常酸化発生率を墾べたところ、第６図及
び第７図ζ二示す結果となった。この第６図、第７図よ
り本発明のＭＯＳ）ランジスタはトランジスタ性能、製
造歩留が第１図図示のＭ ＯＳ ）ランジスタに比べて
飛踏的に改善されることがわかる。
′また、ゲート電極３ｏはモリブデンシリサイドパター
ン２８に多結晶シリコンパターン゛２９を釉層した構造
であるため、多結晶シリコンパターン２９の低抵抗化の
目的でリン拡散を行なうことにより、同多結晶シリコン
パターン２９に不可避的に薄い酸化膜が形成きれても、
従来の第４図図示の如く多結晶シリコンパｐ−ン、！：
シリサイドパターン間に薄い酸化膜が介在されることば
がい。その結果、ゲート電極°３ｏを構成するモリブデ
ンシリサイドパターン２８及び多結晶シリコンパターン
２９の間の接触抵抗の：、ｌ（、常増大を解消でき、ひ
いては素子性能を向上できる。
ン２８に多結晶シリコンパターン゛２９を釉層した構造
であるため、多結晶シリコンパターン２９の低抵抗化の
目的でリン拡散を行なうことにより、同多結晶シリコン
パターン２９に不可避的に薄い酸化膜が形成きれても、
従来の第４図図示の如く多結晶シリコンパｐ−ン、！：
シリサイドパターン間に薄い酸化膜が介在されることば
がい。その結果、ゲート電極°３ｏを構成するモリブデ
ンシリサイドパターン２８及び多結晶シリコンパターン
２９の間の接触抵抗の：、ｌ（、常増大を解消でき、ひ
いては素子性能を向上できる。
更に、ゲート電極３０は第５図（ｂｌ及び（Ｃ）に示す
ように酸化膜２３上にモリブデンシリサイド層２４及び
リンドープ多結晶シリコン層２５を１１１１’！次堆積
し、これらをレジストパターン２６をマスクとして例え
ばＲＩＥで選択エツチングすることにより形成されるた
め、従来の第４図図示′のような多結晶シリコンパター
ン９のアンダーカット１１の発生を回避できると共に、
ゲート電極３０の上層（多結晶シリコンパターン２９）
にテーパ部３ノを形成できる。その結果、トランジスタ
性能を非常に安定化できると共に、ゲート電極３０を含
む全面に被覆されるＣＶ ］）−８ｉ０２膜３５の該電
極３０部分でのステップカバーレッジを良好にできる。
ように酸化膜２３上にモリブデンシリサイド層２４及び
リンドープ多結晶シリコン層２５を１１１１’！次堆積
し、これらをレジストパターン２６をマスクとして例え
ばＲＩＥで選択エツチングすることにより形成されるた
め、従来の第４図図示′のような多結晶シリコンパター
ン９のアンダーカット１１の発生を回避できると共に、
ゲート電極３０の上層（多結晶シリコンパターン２９）
にテーパ部３ノを形成できる。その結果、トランジスタ
性能を非常に安定化できると共に、ゲート電極３０を含
む全面に被覆されるＣＶ ］）−８ｉ０２膜３５の該電
極３０部分でのステップカバーレッジを良好にできる。
なお、上記実施例では高融点金属シリサイドパターンと
してモリブデンシリサイドパターンを用いたが、これに
限定されず、例えばタングステンシリサイド、タンタル
シリサイド、白金シリサイド、チタンシリサイド等の他
の旨融点金属シリサイドのパターンを用いてもよい。
してモリブデンシリサイドパターンを用いたが、これに
限定されず、例えばタングステンシリサイド、タンタル
シリサイド、白金シリサイド、チタンシリサイド等の他
の旨融点金属シリサイドのパターンを用いてもよい。
上記実施例ではリンをドープした多結晶シリコンパター
ンを用いたが、これに限定されない。
ンを用いたが、これに限定されない。
例えば砒素やアンチモンなどのｎ型不純物或いはボロン
などのｎ型不純物をドープした多結晶シリコンパターン
を用いてもよい。
などのｎ型不純物をドープした多結晶シリコンパターン
を用いてもよい。
また、本発明は上記実施例の如きｎチャンネルＭＯＳト
ランジスタに限定されず、ｎチャンネルＭＯＳ）ランジ
スタ、ＣＭＯＳ或いはへ４ Ｎ ＯＳ等にも同様に適用
できる。
ランジスタに限定されず、ｎチャンネルＭＯＳ）ランジ
スタ、ＣＭＯＳ或いはへ４ Ｎ ＯＳ等にも同様に適用
できる。
以上詳述した如く、本発明によればゲート電極を構成す
る画融点金１４シリサイドパターンの異常酸化を防止し
、かつゲート電極の微細加工性を向上し、四にゲート電
極を構成する高融点金属シリザイドパターンと多結晶シ
リコンパターンの接触抵抗を低減せしめた高性能、高密
度及び腫信頼性の半導体装置を提供できる。
る画融点金１４シリサイドパターンの異常酸化を防止し
、かつゲート電極の微細加工性を向上し、四にゲート電
極を構成する高融点金属シリザイドパターンと多結晶シ
リコンパターンの接触抵抗を低減せしめた高性能、高密
度及び腫信頼性の半導体装置を提供できる。
第１図は従来のＭＯＳ型半導体装置を示す断面図、第２
図は第１図図示のＭＯＳ型半導体装置の問題点を説明す
るための断面図、第３図、は従来のポリサイド構造のゲ
ート電極を備えたＭ ＯＳ型半導体装置を示す断面図、
第４図は第３図１・！、１示のＭＯＳ型半導体装置の問
題点を説明するための断面図、第５図（ａ）〜（ｆｌは
本発明の一実施例であるｎチャンネルＭＯＳ）ランジス
タを得るための製造工程を示す断面図、第６図は第１図
図示の従来のＭＯＳ）ランジヌタ及び第５図げ）図示の
本発明のＭＯＳ）ランジスタにおけるトランジスタ性能
の不良率を示す線図、第７図は第１図図示の従来のＭＯ
Ｓトランジスタ及び第５図げ）図示の本発明のＭＯＳ）
ランジスタにおける異常酸化発生率を示す線図である。 ２ノ・・・ｐ型シリコン基板、２２・・・フィールド酸
化膜、２６・・・レジストパターン、２７・・・ゲート
酸化膜、２８・・・モリブデンシリサイドパターン、２
９・・・リンドープ多結晶シリコンパター７．３０・・
・ゲート電極、３２・・・ｎ＋型ソース領域、３３・・
・ｎ本型ドレイン領域、３４・・・酸化層１、？ ５・
−ＣＶ Ｄ−８ｉ ０２膜、３７ 、３８−・・人ｌ電
極。 出願人代理人 弁理士 鈴 江 武 彦濠
琺 ゝ
図は第１図図示のＭＯＳ型半導体装置の問題点を説明す
るための断面図、第３図、は従来のポリサイド構造のゲ
ート電極を備えたＭ ＯＳ型半導体装置を示す断面図、
第４図は第３図１・！、１示のＭＯＳ型半導体装置の問
題点を説明するための断面図、第５図（ａ）〜（ｆｌは
本発明の一実施例であるｎチャンネルＭＯＳ）ランジス
タを得るための製造工程を示す断面図、第６図は第１図
図示の従来のＭＯＳ）ランジヌタ及び第５図げ）図示の
本発明のＭＯＳ）ランジスタにおけるトランジスタ性能
の不良率を示す線図、第７図は第１図図示の従来のＭＯ
Ｓトランジスタ及び第５図げ）図示の本発明のＭＯＳ）
ランジスタにおける異常酸化発生率を示す線図である。 ２ノ・・・ｐ型シリコン基板、２２・・・フィールド酸
化膜、２６・・・レジストパターン、２７・・・ゲート
酸化膜、２８・・・モリブデンシリサイドパターン、２
９・・・リンドープ多結晶シリコンパター７．３０・・
・ゲート電極、３２・・・ｎ＋型ソース領域、３３・・
・ｎ本型ドレイン領域、３４・・・酸化層１、？ ５・
−ＣＶ Ｄ−８ｉ ０２膜、３７ 、３８−・・人ｌ電
極。 出願人代理人 弁理士 鈴 江 武 彦濠
琺 ゝ
Claims (4)
- （１）半導体基板上に亮融点金属シリザイドパターン及
び多結晶シリコンパターンを順次積層した二層構造のゲ
ート電極を絶縁膜を介して設けたことを特徴とする半導
体装置。 - （２）品融点金属シリサイドが、モリブデンシリサイド
、タングステンシリサイド、タンクルシリサイド、白金
シリサイド、チタンシリサイドのいずれかであることを
特徴とする特許請求の範囲第１項記載の半導体装置。 - （３）多結晶シリコンパターンがｎ型不純物を含有する
ものであることを特徴とする特許請求の範囲第１項記載
の半導体装置。 - （４） ゲート電極の周囲にはその電極構成材ある訓
融点金属シリ、サイドパターン及び多結晶シリコンパタ
ーンを熱酸化することによシ形成された酸化層が設けら
れていることを特徴とする特許請求の範囲第１項記載の
半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196983A JPS59136973A (ja) | 1983-01-27 | 1983-01-27 | 半導体装置 |
| EP84100327A EP0115287A3 (en) | 1983-01-27 | 1984-01-13 | Semiconductor device including a metal silicide |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196983A JPS59136973A (ja) | 1983-01-27 | 1983-01-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59136973A true JPS59136973A (ja) | 1984-08-06 |
Family
ID=11792440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1196983A Pending JPS59136973A (ja) | 1983-01-27 | 1983-01-27 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0115287A3 (ja) |
| JP (1) | JPS59136973A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7122470B2 (en) | 2001-12-18 | 2006-10-17 | Kabushiki Kaisha Toshiba | Semiconductor device with a CMOS transistor |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100291512B1 (ko) | 1998-11-26 | 2001-11-05 | 박종섭 | 반도체 소자의 게이트 전극 형성방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1981002222A1 (en) * | 1980-01-21 | 1981-08-06 | Mostek Corp | Composit gate interconnect structure |
| US4392150A (en) * | 1980-10-27 | 1983-07-05 | National Semiconductor Corporation | MOS Integrated circuit having refractory metal or metal silicide interconnect layer |
-
1983
- 1983-01-27 JP JP1196983A patent/JPS59136973A/ja active Pending
-
1984
- 1984-01-13 EP EP84100327A patent/EP0115287A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7122470B2 (en) | 2001-12-18 | 2006-10-17 | Kabushiki Kaisha Toshiba | Semiconductor device with a CMOS transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0115287A3 (en) | 1987-04-08 |
| EP0115287A2 (en) | 1984-08-08 |
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