JPS62137869A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS62137869A JPS62137869A JP27956185A JP27956185A JPS62137869A JP S62137869 A JPS62137869 A JP S62137869A JP 27956185 A JP27956185 A JP 27956185A JP 27956185 A JP27956185 A JP 27956185A JP S62137869 A JPS62137869 A JP S62137869A
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- JP
- Japan
- Prior art keywords
- polysilicon
- gate
- oxide film
- gate electrode
- effect transistor
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電界効果トランジスタ特に微細な金属ゲート電
極を有する電界効果トランジスタの製造方法に関する。
極を有する電界効果トランジスタの製造方法に関する。
従来の技術
電界効果トランジスタは、大規模集積回路（ＬＳＩ）の
主たる構成要素であり、ＬＳＩの集積度を高めるために
微細化される方向にある。このため電界効果トランジス
タを製作するだめの方法は、ポリシリコン等の高融点材
料をゲート電極として用い、この電極をマスクとしてド
レイン及びソース領域を形成する自己整合（セルフアラ
イメント）方式が主流となっている。
主たる構成要素であり、ＬＳＩの集積度を高めるために
微細化される方向にある。このため電界効果トランジス
タを製作するだめの方法は、ポリシリコン等の高融点材
料をゲート電極として用い、この電極をマスクとしてド
レイン及びソース領域を形成する自己整合（セルフアラ
イメント）方式が主流となっている。
ところで上記方法では、ドレイン及びソース領域を形成
する時の熱処理に耐えるようなゲート材料が必要なだめ
、ゲートには高融点材料が用いられる。しかし高融点材
料はその抵抗率の下限が金属に比較して大きく、電界効
果トランジスタのゲート抵抗が高くなるため動作速度が
制限を受けていだ。
する時の熱処理に耐えるようなゲート材料が必要なだめ
、ゲートには高融点材料が用いられる。しかし高融点材
料はその抵抗率の下限が金属に比較して大きく、電界効
果トランジスタのゲート抵抗が高くなるため動作速度が
制限を受けていだ。
発明が解決１〜ようとする問題点
従来の自己整合型電界効果トランジスタにおいてはゲー
ト電極形成後にドレイン及びソース拡散層が形成される
ため、ゲート電極には高融点材料が必要であり、したが
ってゲート抵抗はこの材料の抵抗率によって決まってい
た。電界効果トランジスタの動作速度は周知のようにゲ
ート抵抗とゲート容量が大きく寄与するが高融点材料は
金属の数百倍の抵抗率があるためゲート抵抗が大きく、
動作速度の高速化を行う際の問題点となっていた。
ト電極形成後にドレイン及びソース拡散層が形成される
ため、ゲート電極には高融点材料が必要であり、したが
ってゲート抵抗はこの材料の抵抗率によって決まってい
た。電界効果トランジスタの動作速度は周知のようにゲ
ート抵抗とゲート容量が大きく寄与するが高融点材料は
金属の数百倍の抵抗率があるためゲート抵抗が大きく、
動作速度の高速化を行う際の問題点となっていた。
この問題を解決するだめの一方法として、金属ゲート型
の電界効果トランジスタ構造もあるが、自己整合的に形
成されないため、素子の微細化を行う際不都合である。
の電界効果トランジスタ構造もあるが、自己整合的に形
成されないため、素子の微細化を行う際不都合である。
問題点を解決するだめの手段
前記の問題点を解決するだめ本発明は、半導体基板主面
上の所定の領域に、Ｐ型もしくはＮ型の不純物を含んだ
ポリシリコンを堆積する工程と、ゲート形成部のポリシ
リコンを除去する工程と、残留した前言［［ボリンリ：
１ンより其の直下の前記半導体基板内に前記不純物を拡
赦しでドし′１ン及びソース領域を形成する工程と、前
記ポリシリコンの表面と前記ポリシリコンを除去された
部分の半嗜体基板の表面とに酸化膜を形成する工程と、
前記半導体基板表面及びＪｔの附近の所定の領域のポリ
シリコン表面の前記酸化膜上に導伝性材、１１を付着し
てゲート電極を形成する工程とを具備する事を特徴とす
る電界効果トランジスタの製造方法である。
上の所定の領域に、Ｐ型もしくはＮ型の不純物を含んだ
ポリシリコンを堆積する工程と、ゲート形成部のポリシ
リコンを除去する工程と、残留した前言［［ボリンリ：
１ンより其の直下の前記半導体基板内に前記不純物を拡
赦しでドし′１ン及びソース領域を形成する工程と、前
記ポリシリコンの表面と前記ポリシリコンを除去された
部分の半嗜体基板の表面とに酸化膜を形成する工程と、
前記半導体基板表面及びＪｔの附近の所定の領域のポリ
シリコン表面の前記酸化膜上に導伝性材、１１を付着し
てゲート電極を形成する工程とを具備する事を特徴とす
る電界効果トランジスタの製造方法である。
作用
本発明の電界効果トランジスタの製造方法によればドレ
イン及びソース拡散層の形成後にゲート電極を形成する
ため、ゲート電、極材料として金属等の低融点、低抵抗
材料を用いることができる。
イン及びソース拡散層の形成後にゲート電極を形成する
ため、ゲート電、極材料として金属等の低融点、低抵抗
材料を用いることができる。
このだめトランジスタの動作速度を犬ｄ〕に向上するこ
とができる。
とができる。
実施例
以下に図面を参照して本発明の製造方法を詳しく説明す
る。
る。
第１図は、本発明の製造方法により形成したＭＯＳトラ
ンジスタの構造を示す断面図であり、Ｐ型のシリコン基
板１のＭＯＳトランジスタ領域が分離用の酸化膜２によ
って分離され、この部分にＮ型の不純物を含んだポリシ
リコン３より拡散されたドレイン領域４及びソース領域
５が形成され、ゲート領域を決めるポリシリコンの溝に
対し自己整合的にゲート酸化膜６及びポリシリコン上の
絶縁膜７を介してゲート電極８が形成された構造となっ
ている。
ンジスタの構造を示す断面図であり、Ｐ型のシリコン基
板１のＭＯＳトランジスタ領域が分離用の酸化膜２によ
って分離され、この部分にＮ型の不純物を含んだポリシ
リコン３より拡散されたドレイン領域４及びソース領域
５が形成され、ゲート領域を決めるポリシリコンの溝に
対し自己整合的にゲート酸化膜６及びポリシリコン上の
絶縁膜７を介してゲート電極８が形成された構造となっ
ている。
次にこの構造を得るだめの製造方法を第２図の製造工程
に沿った断面図にしたがって説明する。
に沿った断面図にしたがって説明する。
先ず、Ｐ形シリコン基板１に周知の選択酸化法を用いて
約８０００人の厚さを持つ分離用の酸化膜２を形成する
。次にＮ型不純物であるリンを含ませたポリシリコン３
を減圧ＣＶＤ法により約４０００人堆積する。次に、約
１μｍのホトレジストをマスクにして前記ポリシリコン
のゲート領域上の部分を、たとえば六沸化硫黄ガスと四
塩化炭孝の混合ガスでドライエッチして除去する。この
後、９６０’Ｃで１０分程度の熱処理を行いポリシリコ
ンから其の直下のシリコン基板１内にリンを拡散してド
レイン拡散層４及びソース拡散層５を形成する。さらに
、酸化雰囲気中で９３０’Ｃ３０分程度の酸化を行って
約６００人の厚さのゲート酸化膜６及び約１５００人の
厚さのポリシリコン上の絶縁酸化膜子を形成する。次に
、スパッタ法によりアルミニウムを約１００人蒸着した
後、ゲート領域上のポリシリコンの溝を覆う部分カ残る
ように、ホトレジストをマスクにして四塩化炭素による
ドライエッチを行って第１図に示すようにゲート電極８
を形成した。なお図には示さないが、ドレイン及びソー
スの電極はポリシリコンを介して拡散層と結ばれる。
約８０００人の厚さを持つ分離用の酸化膜２を形成する
。次にＮ型不純物であるリンを含ませたポリシリコン３
を減圧ＣＶＤ法により約４０００人堆積する。次に、約
１μｍのホトレジストをマスクにして前記ポリシリコン
のゲート領域上の部分を、たとえば六沸化硫黄ガスと四
塩化炭孝の混合ガスでドライエッチして除去する。この
後、９６０’Ｃで１０分程度の熱処理を行いポリシリコ
ンから其の直下のシリコン基板１内にリンを拡散してド
レイン拡散層４及びソース拡散層５を形成する。さらに
、酸化雰囲気中で９３０’Ｃ３０分程度の酸化を行って
約６００人の厚さのゲート酸化膜６及び約１５００人の
厚さのポリシリコン上の絶縁酸化膜子を形成する。次に
、スパッタ法によりアルミニウムを約１００人蒸着した
後、ゲート領域上のポリシリコンの溝を覆う部分カ残る
ように、ホトレジストをマスクにして四塩化炭素による
ドライエッチを行って第１図に示すようにゲート電極８
を形成した。なお図には示さないが、ドレイン及びソー
スの電極はポリシリコンを介して拡散層と結ばれる。
以上の説明はＮチャンネルＭＯ３ｌ−ランジスタに対し
て行ったが、ポリシリコン中の不純物の変更でＰチャン
ネルＭＯＳトランジスタにも適用される。
て行ったが、ポリシリコン中の不純物の変更でＰチャン
ネルＭＯＳトランジスタにも適用される。
発明の効果
本発明によれば、ゲート電極に金属を用いて自己整合的
に形成することが可能であり、微細な電界効果トランジ
スタの動作速度を著しく向上することができる。
に形成することが可能であり、微細な電界効果トランジ
スタの動作速度を著しく向上することができる。
第１図は本発明の製造方法で形成したＭＯＳトランジス
タの構造を示す断面図、第２図ａ、ｂは本発明の製造工
程途中における断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・分離
用の酸化膜、３・・・・・・ド１ツイン及びソース拡散
用ポリシリコン、４・・・・・・ドレイン拡散層、５・
・・・・・ソース拡散層、６・・・・・・ゲート用酸化
膜、了・・・・・・ポリシリコン上の絶縁膜、８・・・
・・・アルミゲート電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ガッ
シリコン ４−Ｆレイン肱汁ηη
タの構造を示す断面図、第２図ａ、ｂは本発明の製造工
程途中における断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・分離
用の酸化膜、３・・・・・・ド１ツイン及びソース拡散
用ポリシリコン、４・・・・・・ドレイン拡散層、５・
・・・・・ソース拡散層、６・・・・・・ゲート用酸化
膜、了・・・・・・ポリシリコン上の絶縁膜、８・・・
・・・アルミゲート電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ガッ
シリコン ４−Ｆレイン肱汁ηη
Claims (2)
- （１）半導体基板主面上の所定の領域に、Ｐ型もしくは
Ｎ型の不純物を含んだポリシリコンを堆積する工程と、
ゲート形成部のポリシリコンを除去する工程と、残留し
た前記ポリシリコン直下の前記半導体基板内に前記不純
物を拡散してドレイン及びソース領域を形成する工程と
、前記ポリシリコンの表面と前記ポリシリコンを除去さ
れた部分の半導体基板の表面とに酸化膜を形成する工程
と、前記半導体基板の表面およびその附近の所定の領域
のポリシリコン表面の前記酸化膜上に伝導性材料を付着
してゲート電極を形成する工程とを具備する事を特徴と
する電界効果トランジスタの製造方法。 - （２）ゲート電極を形成する導伝性材料が金属である特
許請求の範囲第１項記載の電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27956185A JPS62137869A (ja) | 1985-12-12 | 1985-12-12 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27956185A JPS62137869A (ja) | 1985-12-12 | 1985-12-12 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62137869A true JPS62137869A (ja) | 1987-06-20 |
Family
ID=17612687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27956185A Pending JPS62137869A (ja) | 1985-12-12 | 1985-12-12 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62137869A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068200A (en) * | 1989-06-13 | 1991-11-26 | Samsung Electronics Co., Ltd. | Method of manufacturing DRAM cell |
| JP4832526B2 (ja) * | 2005-12-21 | 2011-12-07 | オートリブ ディベロップメント エービー | ステアリングホイールと、ステアリングホイールを製造する方法 |
-
1985
- 1985-12-12 JP JP27956185A patent/JPS62137869A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068200A (en) * | 1989-06-13 | 1991-11-26 | Samsung Electronics Co., Ltd. | Method of manufacturing DRAM cell |
| JP4832526B2 (ja) * | 2005-12-21 | 2011-12-07 | オートリブ ディベロップメント エービー | ステアリングホイールと、ステアリングホイールを製造する方法 |
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