JPH01298758A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01298758A JPH01298758A JP63128395A JP12839588A JPH01298758A JP H01298758 A JPH01298758 A JP H01298758A JP 63128395 A JP63128395 A JP 63128395A JP 12839588 A JP12839588 A JP 12839588A JP H01298758 A JPH01298758 A JP H01298758A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野］
本発明は、半導体製造技術に関するもので、例えば、高
集積ＭＯＳトランジスタに適用して有効な技術に関する
ものである。
集積ＭＯＳトランジスタに適用して有効な技術に関する
ものである。
［従来の技術］
」二層、下層の電極が多結晶シリコンで構成されている
容量部にはＳＴＣセル（スタックド・キャパシタセル）
があり、そＳＴＣセルについては、例えば、ジャパニー
ズジャーナルオブアプライドフィジックス、１８（１９
７９年）第３５頁〜第４２頁（Ｊ、Ｊ、Ａｐｐ １．Ｐ
ｈｙ ｓ、、Ｖｏ １゜１８ （１９７９）ｐｐ３５−
４２）に記叙されている。
容量部にはＳＴＣセル（スタックド・キャパシタセル）
があり、そＳＴＣセルについては、例えば、ジャパニー
ズジャーナルオブアプライドフィジックス、１８（１９
７９年）第３５頁〜第４２頁（Ｊ、Ｊ、Ａｐｐ １．Ｐ
ｈｙ ｓ、、Ｖｏ １゜１８ （１９７９）ｐｐ３５−
４２）に記叙されている。
このＳＴＣセルの一例の概要を説明すれば、ＳＴＣセル
では、多結晶シリコンからなる容量部下摺電極上に化学
的気相成長法（ＣＶＤ法）によりＳｉ、Ｎ４膜を形成し
、さらにＳｉ□Ｎ４膜を熱酸化して容量部組縁膜として
Ｓ １０□／Ｓｉ３Ｎ４の２層膜を形成し、その上に多
結晶シリコンからなる容量部」二層電極を形成する。
では、多結晶シリコンからなる容量部下摺電極上に化学
的気相成長法（ＣＶＤ法）によりＳｉ、Ｎ４膜を形成し
、さらにＳｉ□Ｎ４膜を熱酸化して容量部組縁膜として
Ｓ １０□／Ｓｉ３Ｎ４の２層膜を形成し、その上に多
結晶シリコンからなる容量部」二層電極を形成する。
［発明が解決しようとする課ａ］
このようなＳＴＣセルにおいては、容置下層電極と容量
上Ｍ電極との間の絶紳股の厚さを１０ｒ１ｍ以下に抑え
ることが必要であるが、前記のような製造方法にあって
は、Ｓｉ、Ｎ４膜を化学的気相成長法を用い７００℃以
上の温度領域で形成しているため、多結晶シリコンから
なる容量下層電極が容易に酸化されて５０Å以上の厚い
自然酸化膜が形成されてしまう。
上Ｍ電極との間の絶紳股の厚さを１０ｒ１ｍ以下に抑え
ることが必要であるが、前記のような製造方法にあって
は、Ｓｉ、Ｎ４膜を化学的気相成長法を用い７００℃以
上の温度領域で形成しているため、多結晶シリコンから
なる容量下層電極が容易に酸化されて５０Å以上の厚い
自然酸化膜が形成されてしまう。
また、仮りにＳｉ、Ｎ４膜の形成の際に自然酸化膜が形
成されないとしても、Ｓｉ３Ｎ４膜の厚さは均一でない
ところから、その後のＳｉ３Ｎ４膜を熱酸化させる際に
Ｓｉ３Ｎ４膜ばかりでなく下地の容量下層電極までが酸
化され易い。
成されないとしても、Ｓｉ３Ｎ４膜の厚さは均一でない
ところから、その後のＳｉ３Ｎ４膜を熱酸化させる際に
Ｓｉ３Ｎ４膜ばかりでなく下地の容量下層電極までが酸
化され易い。
その結果、容量下Ｎ電極と容量上ＭＭｌ極との間に形成
される絶縁膜の厚さが大きくなり、その結果、ＳＴＣセ
ルの容量の低下を招いていた。
される絶縁膜の厚さが大きくなり、その結果、ＳＴＣセ
ルの容量の低下を招いていた。
本発明は、かかる点に鑑みなされたもので、多結晶シリ
コン電極上の自然酸化膜の形成を抑え、１１！！縁膜の
薄膜化を実現することを目的としている。
コン電極上の自然酸化膜の形成を抑え、１１！！縁膜の
薄膜化を実現することを目的としている。
この発明の前記ならびにその他の目的と新規な特徴につ
いては１本明細書の記述および添附図面から明らかにな
るであろう。
いては１本明細書の記述および添附図面から明らかにな
るであろう。
［課題を解決するための手段］
水頭において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
即ち、本発明に係る半導体装置の製造方法によれば、容
量下層電極上にスパッタリング法によって導電層を形成
し、その後、前記導電層の上に前記絶縁層および容量上
層電極を形成することによってスタックド・セルを形成
するようにしたものである。
量下層電極上にスパッタリング法によって導電層を形成
し、その後、前記導電層の上に前記絶縁層および容量上
層電極を形成することによってスタックド・セルを形成
するようにしたものである。
［作用コ
上記した手段によれば、比較的低温で成膜可能なスパッ
タリング法によって容量下１ｍ極上に導電層を形成した
ので、容量下層電極に形成される自然酸化膜の厚さを低
減できるばかりか、その薄い自然酸化膜を挾んで容量下
層電極と導電層とが位置することになり、自然酸化膜中
の電流がトンネル電流として流れるようになる。つまり
、スパッタリング法によって形成された導電層の下側に
形成される自然酸化膜は容量値を低下させる絶縁膜とし
て機能しないので、デバイス特性に悪影響を及ぼすこと
はない。
タリング法によって容量下１ｍ極上に導電層を形成した
ので、容量下層電極に形成される自然酸化膜の厚さを低
減できるばかりか、その薄い自然酸化膜を挾んで容量下
層電極と導電層とが位置することになり、自然酸化膜中
の電流がトンネル電流として流れるようになる。つまり
、スパッタリング法によって形成された導電層の下側に
形成される自然酸化膜は容量値を低下させる絶縁膜とし
て機能しないので、デバイス特性に悪影響を及ぼすこと
はない。
また一方、導電層上にＳｉ、Ｎ、膜等の絶縁膜を化学的
気相成長法によって形成しても導電層上には厚い自然酸
化膜は形成されない。
気相成長法によって形成しても導電層上には厚い自然酸
化膜は形成されない。
さらに、絶縁膜として、例えば５ｉｎ２／Ｓｉ３Ｎ４の
２Ｍ膜をＳｉ、Ｎ４膜とこれを熱酸化したＳｉＯ２とに
よって構成する場合、熱酸化処理の際に導電層がストッ
パとして機能するのでＳｉ、Ｎ４膜の下地の容量下層電
極まで酸化が進まない。
２Ｍ膜をＳｉ、Ｎ４膜とこれを熱酸化したＳｉＯ２とに
よって構成する場合、熱酸化処理の際に導電層がストッ
パとして機能するのでＳｉ、Ｎ４膜の下地の容量下層電
極まで酸化が進まない。
その結果、容量下層電極と容量上層電極との間に形成さ
れる絶縁膜の厚さを従来に比べて実質的に薄くできるこ
とになる。
れる絶縁膜の厚さを従来に比べて実質的に薄くできるこ
とになる。
［実施例］
以下、本発明に係る半導体装置の実施例を図面に基づい
て説明する。
て説明する。
第１図には本発明の実施例によって製造されたＭＩＳＦ
ＥＴを備えたＩＣの一部が示されている。
ＥＴを備えたＩＣの一部が示されている。
本実施例の製造方法は、先ず第２図に示すようにＰ−型
単結晶シリコンからなる半導体基板１の所定の表面にフ
ィールド酸化膜２およびＰ＋型チャネルストッパ領域３
を形成する。
単結晶シリコンからなる半導体基板１の所定の表面にフ
ィールド酸化膜２およびＰ＋型チャネルストッパ領域３
を形成する。
ここで、フィールド絶縁膜２は、それが設けられる領域
以外の半導体基板１の上面をＣＶＤ技術によって得られ
るＳｉ、Ｎ４膜等の耐熱酸化マスクで覆った後に、半導
体基板１の上面を酸化することにより形成する。一方、
チャネルストッパ領域３は、フィールド酸化膜２を形成
する前に、予め半導体基板１の表面に例えばイオン打込
みによってＰ“型不純物を導入しておき、この不純物を
フィールド酸化膜形成のための熱酸化工程中に拡散して
形成する。なお、イオン打込みの際のマスクはフィール
ド酸化膜２を形成する際の耐熱酸化マスクと、これを形
成するときのフォトレジストマスクとを用いる。
以外の半導体基板１の上面をＣＶＤ技術によって得られ
るＳｉ、Ｎ４膜等の耐熱酸化マスクで覆った後に、半導
体基板１の上面を酸化することにより形成する。一方、
チャネルストッパ領域３は、フィールド酸化膜２を形成
する前に、予め半導体基板１の表面に例えばイオン打込
みによってＰ“型不純物を導入しておき、この不純物を
フィールド酸化膜形成のための熱酸化工程中に拡散して
形成する。なお、イオン打込みの際のマスクはフィール
ド酸化膜２を形成する際の耐熱酸化マスクと、これを形
成するときのフォトレジストマスクとを用いる。
次に、半導体基板１上のフィールド絶縁膜２の間の表面
を酸化してゲート絶縁膜４を形成し、その後、多結晶シ
リコン層５を形成するために、例えばＣＶＤ技術によっ
て多結晶シリコンを半導体基板１上の全面に形成し、低
抵抗化のためにリン処理を行なう。次に、シリコン酸化
膜層を形成するだめに、例えばＣＶＤ技術によりシリコ
ン酸化膜を前記多結晶シリコンの全面に形成する。そし
て、このシリコン酸化膜と、多結晶シリコンの不要な部
分を選択的にエツチングして多結晶シリコン層５とシリ
コン熱酸化膜Ｎ６からなるゲート電極を形成する。
を酸化してゲート絶縁膜４を形成し、その後、多結晶シ
リコン層５を形成するために、例えばＣＶＤ技術によっ
て多結晶シリコンを半導体基板１上の全面に形成し、低
抵抗化のためにリン処理を行なう。次に、シリコン酸化
膜層を形成するだめに、例えばＣＶＤ技術によりシリコ
ン酸化膜を前記多結晶シリコンの全面に形成する。そし
て、このシリコン酸化膜と、多結晶シリコンの不要な部
分を選択的にエツチングして多結晶シリコン層５とシリ
コン熱酸化膜Ｎ６からなるゲート電極を形成する。
次に、半導体基板１の表面にＮ型不純物として例えばリ
ンをイオン打込みによって導入する。そして、半４体基
板】−をアニールすることによって半導体基板１の表面
に導入したＮ型不純物を拡散してＮ−型半導体領域８ａ
を形成する。このＮ型不純物はＭＩＳＦＥＴのＮ−型の
ソース領域およびドレイン領域を形成するだめのもので
ある。
ンをイオン打込みによって導入する。そして、半４体基
板】−をアニールすることによって半導体基板１の表面
に導入したＮ型不純物を拡散してＮ−型半導体領域８ａ
を形成する。このＮ型不純物はＭＩＳＦＥＴのＮ−型の
ソース領域およびドレイン領域を形成するだめのもので
ある。
次に、多結晶シリコン５とシリコン酸化膜６の側面に側
壁絶縁膜７を形成するために半導体基板４上の全面に例
えばＣＶＤ技術によってシリコン酸化膜を形成する。次
に、シリコン酸化膜をその上面から除去することによっ
てサイドウオール７を形成する。
壁絶縁膜７を形成するために半導体基板４上の全面に例
えばＣＶＤ技術によってシリコン酸化膜を形成する。次
に、シリコン酸化膜をその上面から除去することによっ
てサイドウオール７を形成する。
次に、容量部下層電極９を形成するために、半導体基板
〕−の全面に多結晶シリコンを形成した後、多結晶シリ
コンを例えばリン処理、あるいはリンか砒素のイオン打
込みによって低抵抗化を行なう。
〕−の全面に多結晶シリコンを形成した後、多結晶シリ
コンを例えばリン処理、あるいはリンか砒素のイオン打
込みによって低抵抗化を行なう。
次に、多結晶シリコンの不要部分を選択的にエツチング
して容量部下層電極９を形成する。
して容量部下層電極９を形成する。
次に、導電層１０を形成するために７例えば、スパッタ
リング技術もしくはスパッタエツチング技術により導電
膜を半導体基板１の全面に形成し、不要な部分を選択的
にエツチングして導電層１０を形成する。前記導電膜と
しては例えば窒化チタンや酸化チタンなどの９５０℃の
熱処理にも附え得る膜を用いる。次に、容量部絶縁膜１
−１を形成するために、半導体基板１上の全面に絶縁膜
を形成する。前記絶縁膜としては、例えばＣＶＤ技術に
よって得られるＳｉ３Ｎ４膜か、Ｓｉ、Ｎ、、膜とこの
Ｓｉ３Ｎ、膜を熱酸化して得られるＳ ｉ ０２膜との
２Ｍ膜でも良い。次に、容量部上層′電極１２を形成す
るために、半導体基板１」−の全面に多結晶シリコンを
形成する。次に、多結晶シリコンを例えばリン処理ある
いはリンか砒素のイオン打込みにより低抵抗化を行なう
。次に、多結晶シリコン絶縁膜の不要な部分を選択的に
エツチングして、第１図に示すように、容量熱絶縁膜１
１．容量部上層電極１２を形成する。
リング技術もしくはスパッタエツチング技術により導電
膜を半導体基板１の全面に形成し、不要な部分を選択的
にエツチングして導電層１０を形成する。前記導電膜と
しては例えば窒化チタンや酸化チタンなどの９５０℃の
熱処理にも附え得る膜を用いる。次に、容量部絶縁膜１
−１を形成するために、半導体基板１上の全面に絶縁膜
を形成する。前記絶縁膜としては、例えばＣＶＤ技術に
よって得られるＳｉ３Ｎ４膜か、Ｓｉ、Ｎ、、膜とこの
Ｓｉ３Ｎ、膜を熱酸化して得られるＳ ｉ ０２膜との
２Ｍ膜でも良い。次に、容量部上層′電極１２を形成す
るために、半導体基板１」−の全面に多結晶シリコンを
形成する。次に、多結晶シリコンを例えばリン処理ある
いはリンか砒素のイオン打込みにより低抵抗化を行なう
。次に、多結晶シリコン絶縁膜の不要な部分を選択的に
エツチングして、第１図に示すように、容量熱絶縁膜１
１．容量部上層電極１２を形成する。
なお、ＭＩＳＦＥＴのＮ＋型のソース領域となるＮ＋型
半導体領域８ｂは半導体基板１をアニールすることによ
り、容量部下層電極９に導入したＮ型不純物を拡散して
形成する。
半導体領域８ｂは半導体基板１をアニールすることによ
り、容量部下層電極９に導入したＮ型不純物を拡散して
形成する。
次に、例えばＣＶＤ技術によって得られるフォスフオシ
リグ−１−ガラスを用いて、半導体基板１上の全面に絶
縁膜１３を形成する。そして、半導体領域８ａ上の絶縁
膜１３を選択的に除去して、接続孔１４を形成する。
リグ−１−ガラスを用いて、半導体基板１上の全面に絶
縁膜１３を形成する。そして、半導体領域８ａ上の絶縁
膜１３を選択的に除去して、接続孔１４を形成する。
次に、絶縁膜】３をマスクにして、イオン打込みによっ
てＮ型不純物、例えばリンまたは砒素を半導体基板１の
表面に導入する８そして、半導体基板１を熱処理するこ
とによって、半導体基板１の表面部に導入したい型不純
物を拡散してＮ＋型半導体領域１５を形成する。半導体
領域１５はＭＩＳＦＥＴのドレイン領域として用いられ
るものである。
てＮ型不純物、例えばリンまたは砒素を半導体基板１の
表面に導入する８そして、半導体基板１を熱処理するこ
とによって、半導体基板１の表面部に導入したい型不純
物を拡散してＮ＋型半導体領域１５を形成する。半導体
領域１５はＭＩＳＦＥＴのドレイン領域として用いられ
るものである。
次に、４電層１６を形成するために、半導体基板１上の
全面にアルミニウム層を形成する。このアルミニウム層
は例えば蒸着技術によって形成する。そして、アルミニ
ウム層の不要な部分をドライエツチング技術によって選
択的に除去して導電層１６を形成する。
全面にアルミニウム層を形成する。このアルミニウム層
は例えば蒸着技術によって形成する。そして、アルミニ
ウム層の不要な部分をドライエツチング技術によって選
択的に除去して導電層１６を形成する。
上記実施例によれば以下のような効果を得ることができ
る。
る。
即ち、２００℃程度の温度で成膜可能なスパッタリング
法によって容量下／！電極上に導電層を形成するので、
容量下層電極９に形成される自然酸化膜の厚さを低減で
きるばかりか、その薄い自然酸化膜を挾んで容量下層電
極９と導電層１０とが位置することになり、自然酸化膜
を流れる電流がトンネル電流として流れるようになる。
法によって容量下／！電極上に導電層を形成するので、
容量下層電極９に形成される自然酸化膜の厚さを低減で
きるばかりか、その薄い自然酸化膜を挾んで容量下層電
極９と導電層１０とが位置することになり、自然酸化膜
を流れる電流がトンネル電流として流れるようになる。
つまり、スパッタリング法によって形成された導電Ｍ
１０の下側に形成さ扛る自然酸化膜は容に値を低下させ
る絶縁膜として機能しないので、デバイス特性に悪影響
を及ぼすことはない。
１０の下側に形成さ扛る自然酸化膜は容に値を低下させ
る絶縁膜として機能しないので、デバイス特性に悪影響
を及ぼすことはない。
また一方、導電１１０上に化学的気相成長法によって絶
縁膜を形成しても導電Ｍ２Ｏ上には厚い自然酸化膜は形
成されない。
縁膜を形成しても導電Ｍ２Ｏ上には厚い自然酸化膜は形
成されない。
さらに、絶縁膜として、例えば５ｉｎ２／Ｓｉ。
Ｎ４の２層膜をＳｉ、Ｎ４膜とこれを熱酸化したＳｉＯ
２とによって構成する場合、熱酸化処理の際に導電層１
０がストッパとして機能するので、Ｓｉ、Ｎ４膜の下地
の容量下層電極９まで酸化が進まない。
２とによって構成する場合、熱酸化処理の際に導電層１
０がストッパとして機能するので、Ｓｉ、Ｎ４膜の下地
の容量下層電極９まで酸化が進まない。
その結果、容量下層電極９と容量上層電極１２との間に
形成される絶縁膜の厚さを実質的に薄くできることにな
る。
形成される絶縁膜の厚さを実質的に薄くできることにな
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を通説しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を通説しない範囲で種々変更可能
であることはいうまでもない。
例えば、本発明は、ＭＩＳＦＥＴを偏え”ｆｃ Ｉ Ｃ
ばかりでなく、バイポーラトランジスタを備えたＩＣや
容量部を有するＩＣ一般に利用できる。
ばかりでなく、バイポーラトランジスタを備えたＩＣや
容量部を有するＩＣ一般に利用できる。
また、導電層１０の下側の自然酸化膜をさらに低減する
ため、スパッタエツチング技術を用いて容量部下ｙＩＪ
９の自然酸化膜を除去しつつ、もしくは除去した後導電
膜を成膜するようにしても良い。
ため、スパッタエツチング技術を用いて容量部下ｙＩＪ
９の自然酸化膜を除去しつつ、もしくは除去した後導電
膜を成膜するようにしても良い。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
即ち、本発明によれば、比較的低温で成膜可能なスパッ
タリング法によって容量下層電極上に導電層を形成した
ので、容量下層電極に形成される自然酸化膜の厚さを低
減できるばかりか、その薄い自然酸化膜を挾んで容量下
層電極と導電層とが位置することになり、自然酸化膜を
流れる電流がトンネル電流として流れるようになる。つ
まり、スパッタリング法によって形成された導電層の下
側に形成される自然做化膜は容量値を低下させる絶縁膜
として機能しないので、デバイス特性に悪影響を及ぼす
ことはない。
タリング法によって容量下層電極上に導電層を形成した
ので、容量下層電極に形成される自然酸化膜の厚さを低
減できるばかりか、その薄い自然酸化膜を挾んで容量下
層電極と導電層とが位置することになり、自然酸化膜を
流れる電流がトンネル電流として流れるようになる。つ
まり、スパッタリング法によって形成された導電層の下
側に形成される自然做化膜は容量値を低下させる絶縁膜
として機能しないので、デバイス特性に悪影響を及ぼす
ことはない。
また一方１例えば化学的気相成長法によって導電層上に
絶縁膜を形成しても導電層上には厚い自然酸化膜は形成
されない。
絶縁膜を形成しても導電層上には厚い自然酸化膜は形成
されない。
さらに、絶縁膜として、例えばＳ ｉ Ｏｘ／ Ｓ ｌ
ａＮ４の２層膜をＳｉ、Ｎ、膜とこれを熱酸化したＳ
ｉ、０４とによって構成する場合、熱酸化処理の際に導
電層がストッパとして機能するので、Ｓｉ。
ａＮ４の２層膜をＳｉ、Ｎ、膜とこれを熱酸化したＳ
ｉ、０４とによって構成する場合、熱酸化処理の際に導
電層がストッパとして機能するので、Ｓｉ。
Ｎ４膜の下地の容量下層電極まで酸化が進まない。
その結果、容量下層電極と容量上層電極との間に形成さ
れる絶縁膜の厚さを実質的に薄くできることになる。
れる絶縁膜の厚さを実質的に薄くできることになる。
第１図は本発明に係る半導体装置の製造方法の実施例に
よって得られたスタックド・セルの縦断面図、第２図は
本発明に係る半導体装置の製造方法の実施例の途中工程
図である。 １・・・・半導体基板、９・・・・容量部下Ｍ電極、１
０・・・・導電層、１１・・・・容量部組縁膜、１２・
・・・容量下層電極。 第 １ 図 第２図
よって得られたスタックド・セルの縦断面図、第２図は
本発明に係る半導体装置の製造方法の実施例の途中工程
図である。 １・・・・半導体基板、９・・・・容量部下Ｍ電極、１
０・・・・導電層、１１・・・・容量部組縁膜、１２・
・・・容量下層電極。 第 １ 図 第２図
Claims (1)
- 【特許請求の範囲】 １、容量下層電極上に絶縁層を形成し、その上に容量上
層電極を形成するにあたり、前記容量下層電極上にスパ
ッタリング法によって導電層を形成し、その後、前記導
電層の上に前記絶縁層および容量上層電極を形成するこ
とを特徴とする半導体装置の製造方法。 ２、前記容量部下層電極および前記容量部上層電極は多
結晶シリコンで構成されていることを特徴とする請求項
１記載の半導体装置の製造方法。 ３、前記導電層は窒化チタンまたは酸化チタンによって
構成されていることを特徴とする請求項１または請求項
２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128395A JPH01298758A (ja) | 1988-05-27 | 1988-05-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128395A JPH01298758A (ja) | 1988-05-27 | 1988-05-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01298758A true JPH01298758A (ja) | 1989-12-01 |
Family
ID=14983746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63128395A Pending JPH01298758A (ja) | 1988-05-27 | 1988-05-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01298758A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242852A (en) * | 1990-08-03 | 1993-09-07 | Matsushita Electric Industrial Co. Ltd. | Method for manufacturing a semiconductor memory device |
| US5250456A (en) * | 1991-09-13 | 1993-10-05 | Sgs-Thomson Microelectronics, Inc. | Method of forming an integrated circuit capacitor dielectric and a capacitor formed thereby |
| US5378645A (en) * | 1992-05-21 | 1995-01-03 | Oki Electric Industry Co., Ltd. | Method of making a semiconductor device with a capacitor |
-
1988
- 1988-05-27 JP JP63128395A patent/JPH01298758A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242852A (en) * | 1990-08-03 | 1993-09-07 | Matsushita Electric Industrial Co. Ltd. | Method for manufacturing a semiconductor memory device |
| US5250456A (en) * | 1991-09-13 | 1993-10-05 | Sgs-Thomson Microelectronics, Inc. | Method of forming an integrated circuit capacitor dielectric and a capacitor formed thereby |
| US5378645A (en) * | 1992-05-21 | 1995-01-03 | Oki Electric Industry Co., Ltd. | Method of making a semiconductor device with a capacitor |
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