JPH0685259A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 70
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 83
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000000034 method Methods 0.000 claims abstract description 36
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 238000005498 polishing Methods 0.000 claims description 77
- 210000003000 inclusion body Anatomy 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 24
- 230000008569 process Effects 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 229910021332 silicide Inorganic materials 0.000 claims description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 11
- 238000005538 encapsulation Methods 0.000 claims description 4
- 238000012545 processing Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 58
- 229910052710 silicon Inorganic materials 0.000 abstract description 58
- 239000010703 silicon Substances 0.000 abstract description 58
- 239000010410 layer Substances 0.000 description 141
- 239000010408 film Substances 0.000 description 138
- 235000012431 wafers Nutrition 0.000 description 27
- 229910004298 SiO 2 Inorganic materials 0.000 description 23
- 239000010409 thin film Substances 0.000 description 19
- 229910052785 arsenic Inorganic materials 0.000 description 8
- 238000000151 deposition Methods 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 7
- 239000010936 titanium Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 239000008119 colloidal silica Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【目的】 本発明は、ソース・ドレイン領域を含むシリ
コン層を、そのシート抵抗を増加させることなく、薄膜
化することができるように改良したＭＯＳＦＥＴ構造を
有する半導体装置およびその製造方法を提供することを
目的とする。 【構成】 本発明による半導体装置は、一導電型の半導
体層と、前記半導体層上に形成された絶縁ゲート構造
と、前記絶縁ゲート構造を挟むように、両側の前記半導
体層内に反対導電型の不純物を添加して形成されるソー
ス領域及びドレイン領域と、前記絶縁ゲート構造の側面
に形成された絶縁性のサイドウォールと、前記サイドウ
ォールの一方の側面から前記ソース領域の表面まで、及
び前記サイドウォールの他方の側面から前記ドレイン領
域の表面までをそれぞれ連続的に覆うように形成された
ソース領域導電層及びドレイン領域導電層とを含む。
コン層を、そのシート抵抗を増加させることなく、薄膜
化することができるように改良したＭＯＳＦＥＴ構造を
有する半導体装置およびその製造方法を提供することを
目的とする。 【構成】 本発明による半導体装置は、一導電型の半導
体層と、前記半導体層上に形成された絶縁ゲート構造
と、前記絶縁ゲート構造を挟むように、両側の前記半導
体層内に反対導電型の不純物を添加して形成されるソー
ス領域及びドレイン領域と、前記絶縁ゲート構造の側面
に形成された絶縁性のサイドウォールと、前記サイドウ
ォールの一方の側面から前記ソース領域の表面まで、及
び前記サイドウォールの他方の側面から前記ドレイン領
域の表面までをそれぞれ連続的に覆うように形成された
ソース領域導電層及びドレイン領域導電層とを含む。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴ（金属酸
化物半導体電界効果トランジスタ）構造を有する半導体
装置およびその製造方法に関する。
化物半導体電界効果トランジスタ）構造を有する半導体
装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、薄膜ＭＯＳＦＥＴにおいては、ソ
ース・ドレイン領域を形成するシリコン層の薄膜化が進
められ、現在では厚さ１００ｎｍ以下のものも用いられ
ている。これは特に、貼り合わせＳＯＩウエハを用いた
ＭＯＳＦＥＴ構造に典型的にみられる。
ース・ドレイン領域を形成するシリコン層の薄膜化が進
められ、現在では厚さ１００ｎｍ以下のものも用いられ
ている。これは特に、貼り合わせＳＯＩウエハを用いた
ＭＯＳＦＥＴ構造に典型的にみられる。
【０００３】しかし、このようにシリコン層が薄くなる
と、シリコン層のシート抵抗が著しく増大し、駆動能力
の向上が困難になるという問題があった。図９に、貼り
合わせＳＯＩウエハ上に形成した従来のＭＯＳＦＥＴ構
造を示す。図示したＳＯＩ基板１０は、支持基板１１上
に素子形成用基板１２を貼り合わせたものである。
と、シリコン層のシート抵抗が著しく増大し、駆動能力
の向上が困難になるという問題があった。図９に、貼り
合わせＳＯＩウエハ上に形成した従来のＭＯＳＦＥＴ構
造を示す。図示したＳＯＩ基板１０は、支持基板１１上
に素子形成用基板１２を貼り合わせたものである。
【０００４】素子形成用基板１２は、支持基板１１との
貼り合わせ側のＣＶＤ酸化膜１３（この表面を研磨によ
り平坦化した後、支持基板１１と貼り合わせてある）、
フィールド酸化膜１４、ソース・ドレイン領域（Ｓ・
Ｄ）を含むシリコン層１５からなる。
貼り合わせ側のＣＶＤ酸化膜１３（この表面を研磨によ
り平坦化した後、支持基板１１と貼り合わせてある）、
フィールド酸化膜１４、ソース・ドレイン領域（Ｓ・
Ｄ）を含むシリコン層１５からなる。
【０００５】シリコン層１５上にはゲート酸化膜１６と
その上のゲート電極本体１７が形成されており、素子形
成用基板１２の上面全体を酸化膜１８で覆った後に、コ
ンタクトホールを開孔し、その中を充填するＡｌのソー
ス電極１９Ｓおよびドレイン電極１９Ｄが形成されてい
る。
その上のゲート電極本体１７が形成されており、素子形
成用基板１２の上面全体を酸化膜１８で覆った後に、コ
ンタクトホールを開孔し、その中を充填するＡｌのソー
ス電極１９Ｓおよびドレイン電極１９Ｄが形成されてい
る。
【０００６】ここで、ソース・ドレイン領域（Ｓ・Ｄ）
が形成されているシリコン層１５が薄くなると、このシ
リコン層１５のシート抵抗が増大するという問題があっ
た。上記従来構造はＳＯＩウエハを用いた典型的な場合
について説明したが、ＳＯＩではなく単体のバルクシリ
コンウエハを用いたＭＯＳＦＥＴ構造でも、ソース及び
ドレイン領域を薄くした場合には同様な問題が生ずる。
が形成されているシリコン層１５が薄くなると、このシ
リコン層１５のシート抵抗が増大するという問題があっ
た。上記従来構造はＳＯＩウエハを用いた典型的な場合
について説明したが、ＳＯＩではなく単体のバルクシリ
コンウエハを用いたＭＯＳＦＥＴ構造でも、ソース及び
ドレイン領域を薄くした場合には同様な問題が生ずる。
【０００７】
【発明が解決しようとする課題】本発明は、ソース・ド
レイン領域を含むシリコン層を、そのシート抵抗を増加
させることなく、薄膜化することができるように改良し
たＭＯＳＦＥＴ構造を有する半導体装置およびその製造
方法を提供することを目的とする。
レイン領域を含むシリコン層を、そのシート抵抗を増加
させることなく、薄膜化することができるように改良し
たＭＯＳＦＥＴ構造を有する半導体装置およびその製造
方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明による半導体装置
は、一導電型の半導体層と、前記半導体層上に形成され
た絶縁ゲート構造と、前記絶縁ゲート構造を挟むよう
に、両側の前記半導体層内に反対導電型の不純物を添加
して形成されるソース領域（Ｓ）及びドレイン領域
（Ｄ）と、前記絶縁ゲート構造の側面に形成された絶縁
性のサイドウォールと、前記サイドウォールの一方の側
面から前記ソース領域の表面まで、及び前記サイドウォ
ールの他方の側面から前記ドレイン領域の表面までをそ
れぞれ連続的に覆うように形成されたソース領域導電層
及びドレイン領域導電層とを含む。
は、一導電型の半導体層と、前記半導体層上に形成され
た絶縁ゲート構造と、前記絶縁ゲート構造を挟むよう
に、両側の前記半導体層内に反対導電型の不純物を添加
して形成されるソース領域（Ｓ）及びドレイン領域
（Ｄ）と、前記絶縁ゲート構造の側面に形成された絶縁
性のサイドウォールと、前記サイドウォールの一方の側
面から前記ソース領域の表面まで、及び前記サイドウォ
ールの他方の側面から前記ドレイン領域の表面までをそ
れぞれ連続的に覆うように形成されたソース領域導電層
及びドレイン領域導電層とを含む。
【０００９】本発明による半導体装置の製造方法は、半
導体層上にＭＯＳＦＥＴ構造を形成する際に、半導体層
上に、ゲート電極を半導体層から絶縁するゲート酸化膜
の層と、ゲート酸化膜上のゲート電極用導電層と、ゲー
ト電極上部を被覆するための第１の絶縁層とをこの順に
形成する工程と、前記工程で形成された３層をフォトプ
ロセス及びエッチングにより加工して、前記半導体層上
にこれら３層から成るゲート電極内包体中央部を形成す
ると共に前記半導体層の一部を露出する工程と、前記工
程で露出された前記半導体露出部分に不純物をドーピン
グし、ソース領域及びドレイン領域を形成する工程と、
前記ゲート電極内包体中央部の両側面を第２の絶縁膜で
覆うことにより、ゲート電極内包体を形成する工程と、
少なくとも前記ゲート電極内包体上からその両側で前記
工程で露出された前記半導体層露出部分上までを包含す
る基板領域上に、不純物がドープされた多結晶シリコン
またはメタルシリサイドから成る導電層を形成する工程
と、フォトプロセス及びエッチングにより前記導電層を
加工して、少なくとも前記ゲート電極内包体からその両
側の前記半導体層露出部分までを連続的に覆う前記導電
層のパターンを形成する工程と、前記ゲート電極内包体
頂部上の前記導電層を研磨により除去する工程とを含
む。
導体層上にＭＯＳＦＥＴ構造を形成する際に、半導体層
上に、ゲート電極を半導体層から絶縁するゲート酸化膜
の層と、ゲート酸化膜上のゲート電極用導電層と、ゲー
ト電極上部を被覆するための第１の絶縁層とをこの順に
形成する工程と、前記工程で形成された３層をフォトプ
ロセス及びエッチングにより加工して、前記半導体層上
にこれら３層から成るゲート電極内包体中央部を形成す
ると共に前記半導体層の一部を露出する工程と、前記工
程で露出された前記半導体露出部分に不純物をドーピン
グし、ソース領域及びドレイン領域を形成する工程と、
前記ゲート電極内包体中央部の両側面を第２の絶縁膜で
覆うことにより、ゲート電極内包体を形成する工程と、
少なくとも前記ゲート電極内包体上からその両側で前記
工程で露出された前記半導体層露出部分上までを包含す
る基板領域上に、不純物がドープされた多結晶シリコン
またはメタルシリサイドから成る導電層を形成する工程
と、フォトプロセス及びエッチングにより前記導電層を
加工して、少なくとも前記ゲート電極内包体からその両
側の前記半導体層露出部分までを連続的に覆う前記導電
層のパターンを形成する工程と、前記ゲート電極内包体
頂部上の前記導電層を研磨により除去する工程とを含
む。
【００１０】
【作用】本発明においては、ソース・ドレイン領域を含
むシリコン領域の膜厚を薄くしても、その分をシリコン
領域に並列接続される多結晶シリコンまたはメタルシリ
サイドからなる導電層が十分に補うので、全体としての
シート抵抗を低く抑えることができる。
むシリコン領域の膜厚を薄くしても、その分をシリコン
領域に並列接続される多結晶シリコンまたはメタルシリ
サイドからなる導電層が十分に補うので、全体としての
シート抵抗を低く抑えることができる。
【００１１】ソース・ドレイン領域を含むシリコン層と
その両側にあるフィールド酸化膜は、上面をほぼ同一平
面上に揃えることができるので、上記導電層のうち、シ
リコン層上に形成したゲート電極内包体の頂部にある部
分のみを研磨により容易に除去することができ、これに
より導電層をゲート電極内包体の両側に離断して振り分
け、両方の導電層の各々にソース電極とドレイン電極と
を設けるようにすることができる。
その両側にあるフィールド酸化膜は、上面をほぼ同一平
面上に揃えることができるので、上記導電層のうち、シ
リコン層上に形成したゲート電極内包体の頂部にある部
分のみを研磨により容易に除去することができ、これに
より導電層をゲート電極内包体の両側に離断して振り分
け、両方の導電層の各々にソース電極とドレイン電極と
を設けるようにすることができる。
【００１２】また、上記ゲート電極内包体の高さと上記
導電層の厚さをほぼ等しくし、上記導電層表面に絶縁膜
を形成することにより、この絶縁膜が研磨停止層として
機能するため、上記研磨において、過度に研磨されるこ
とを防止することができる。
導電層の厚さをほぼ等しくし、上記導電層表面に絶縁膜
を形成することにより、この絶縁膜が研磨停止層として
機能するため、上記研磨において、過度に研磨されるこ
とを防止することができる。
【００１３】さらに、研磨後に残された絶縁膜をマスク
として上記導電層を選択エッチングして、上記ゲート電
極内包体の一部を露出させることにより、ゲート電極と
ソース及びドレイン電極間の寄生容量を低減することが
できる。
として上記導電層を選択エッチングして、上記ゲート電
極内包体の一部を露出させることにより、ゲート電極と
ソース及びドレイン電極間の寄生容量を低減することが
できる。
【００１４】また、ゲート電極上面の絶縁層を除去し、
ゲート電極表面をメタルシリサイド化することにより、
ゲート電極も低抵抗化することができる。本発明は、薄
膜ＭＯＳＦＥＴ、特にソース・ドレイン領域を含むシリ
コン層が厚さ１００ｎｍ程度以下の薄膜として形成され
る場合に、特に有利に適用される。
ゲート電極表面をメタルシリサイド化することにより、
ゲート電極も低抵抗化することができる。本発明は、薄
膜ＭＯＳＦＥＴ、特にソース・ドレイン領域を含むシリ
コン層が厚さ１００ｎｍ程度以下の薄膜として形成され
る場合に、特に有利に適用される。
【００１５】その場合、多結晶シリコンまたはメタルシ
リサイドの層に、予めドープされた不純物を前記薄膜シ
リコン層中に拡散させることにより、ソース・ドレイン
領域を形成することもできる。
リサイドの層に、予めドープされた不純物を前記薄膜シ
リコン層中に拡散させることにより、ソース・ドレイン
領域を形成することもできる。
【００１６】また、本発明は、ＭＯＳＦＥＴ構造を、貼
り合わせＳＯＩウエハに形成する場合にも、単体（バル
ク）のシリコンウエハ上に形成する場合にも、同様に適
用することができる。
り合わせＳＯＩウエハに形成する場合にも、単体（バル
ク）のシリコンウエハ上に形成する場合にも、同様に適
用することができる。
【００１７】以下に、添付図面を参照し、実施例によっ
て本発明をさらに詳細に説明する。
て本発明をさらに詳細に説明する。
【００１８】
【実施例】〔実施例１〕図１（ａ）〜（ｈ）を参照し
て、本発明による薄膜ＳＯＩ型ｎＭＯＳＦＥＴを形成す
る工程の一例を説明する。
て、本発明による薄膜ＳＯＩ型ｎＭＯＳＦＥＴを形成す
る工程の一例を説明する。
【００１９】工程１〔図１（ａ）〕 まず、図１（ａ）に示した貼り合わせＳＯＩウエハ２０
１（ｐ型、１０Ω）を、図２（ａ）〜（Ｄ））に示した
手順により作製した。
１（ｐ型、１０Ω）を、図２（ａ）〜（Ｄ））に示した
手順により作製した。
【００２０】〔手順１〕：図２（ａ） 素子形成用シリコン基板２１０の表面にＬＯＣＯＳによ
りフィールド酸化膜２１１を形成し、フィールド酸化膜
２１１とフィールド酸化膜２１１間に露出したシリコン
基板２１０表面とを覆うＣＶＤ酸化膜２１２を形成す
る。
りフィールド酸化膜２１１を形成し、フィールド酸化膜
２１１とフィールド酸化膜２１１間に露出したシリコン
基板２１０表面とを覆うＣＶＤ酸化膜２１２を形成す
る。
【００２１】〔手順２〕：図２（ｂ） 研磨によりＣＶＤ酸化膜２１２の表面を平坦化する。 〔手順３〕：図２（ｃ） 平坦化されたＣＶＤ酸化膜２１２の表面に、支持基板用
シリコン基板２２０を貼り合わせ法により接合する。
シリコン基板２２０を貼り合わせ法により接合する。
【００２２】〔手順４〕：図２（ｄ） 貼り合わせたものを裏返して、素子形成用シリコン基板
２１０側から研磨する。その際、フィールド酸化膜２１
１を研磨ストッパーとして用いる。この研磨により、ソ
ース・ドレイン領域を形成するためのシリコン層２１３
の上面と、このシリコン層２１３の両側にあるフィール
ド酸化膜２１１の上面とがほぼ同一平面となるように平
坦化する。これにより、図１（ａ）の貼り合わせＳＯＩ
ウエハ２０１が得られる。
２１０側から研磨する。その際、フィールド酸化膜２１
１を研磨ストッパーとして用いる。この研磨により、ソ
ース・ドレイン領域を形成するためのシリコン層２１３
の上面と、このシリコン層２１３の両側にあるフィール
ド酸化膜２１１の上面とがほぼ同一平面となるように平
坦化する。これにより、図１（ａ）の貼り合わせＳＯＩ
ウエハ２０１が得られる。
【００２３】工程２〔図１（ｂ）〕 ゲート酸化膜の層２３１（厚さ１０ｎｍ）、ゲート電極
本体用の導電層としての多結晶シリコン層２３２（厚さ
２００ｎｍ、不純物としてＰ（燐）を濃度１×１０20／
ｃｍ3 程度ドープ）、およびゲート電極上部を被覆する
ためのＣＶＤ酸化膜（第１の酸化膜）２３３（厚さ２０
０ｎｍ）をＣＶＤにより一様にこの順で形成した後、フ
ォトプロセスとエッチングにより、これらのゲート酸化
膜２３１、ゲート電極２３２およびゲート電極上部絶縁
膜２３３が積層してなるゲート電極内包体中央部２３０
Ａを形成する。ここで上部絶縁膜２３３としてＣＶＤ酸
化膜の代わりにＣＶＤ窒化膜を用いてもよい。
本体用の導電層としての多結晶シリコン層２３２（厚さ
２００ｎｍ、不純物としてＰ（燐）を濃度１×１０20／
ｃｍ3 程度ドープ）、およびゲート電極上部を被覆する
ためのＣＶＤ酸化膜（第１の酸化膜）２３３（厚さ２０
０ｎｍ）をＣＶＤにより一様にこの順で形成した後、フ
ォトプロセスとエッチングにより、これらのゲート酸化
膜２３１、ゲート電極２３２およびゲート電極上部絶縁
膜２３３が積層してなるゲート電極内包体中央部２３０
Ａを形成する。ここで上部絶縁膜２３３としてＣＶＤ酸
化膜の代わりにＣＶＤ窒化膜を用いてもよい。
【００２４】工程３〔図１（ｃ）〕 ＬＤＤ（Lightly Doped Drain ）用の低濃度不純物（ｎ
型）をドーピング（たとえばＡｓ（砒素）を濃度１×１
０16／ｃｍ3 程度ドープ）した後、ＣＶＤ酸化膜（第２
の絶縁膜）２１４を形成する。
型）をドーピング（たとえばＡｓ（砒素）を濃度１×１
０16／ｃｍ3 程度ドープ）した後、ＣＶＤ酸化膜（第２
の絶縁膜）２１４を形成する。
【００２５】工程４〔図１（ｄ）〕 ＲＩＥ（反応性イオンエッチング）により、ＣＶＤ酸化
膜２１４を垂直異方性エッチングすることにより、ゲー
ト電極内包体中央部２３０Ａの側壁のみにＣＶＤ酸化膜
２１４を残してサイドウォールとし、要素２３１、２３
２、２３３が積層してなるゲート電極内包体２３０Ａ
と、その側面を被覆するサイドウォール２１４とからな
るゲート電極内包体２３０を形成する。
膜２１４を垂直異方性エッチングすることにより、ゲー
ト電極内包体中央部２３０Ａの側壁のみにＣＶＤ酸化膜
２１４を残してサイドウォールとし、要素２３１、２３
２、２３３が積層してなるゲート電極内包体２３０Ａ
と、その側面を被覆するサイドウォール２１４とからな
るゲート電極内包体２３０を形成する。
【００２６】工程５〔図１（ｅ）〕 ＬＰＣＶＤ（減圧ＣＶＤ）法により、基板温度６００℃
で基板全面に多結晶シリコンの層２１５（厚さ２００ｎ
ｍ）を堆積させる。
で基板全面に多結晶シリコンの層２１５（厚さ２００ｎ
ｍ）を堆積させる。
【００２７】なお、多結晶シリコン層２１５の厚さは、
ゲート電極内包体２３０の高さに一致させてもよい。一
致させることにより、後の工程７で行なう研磨をより精
度よく停止させることができる。
ゲート電極内包体２３０の高さに一致させてもよい。一
致させることにより、後の工程７で行なう研磨をより精
度よく停止させることができる。
【００２８】この多結晶シリコン層２１５は、必ずしも
基板全面に堆積させる必要はなく、少なくともゲート電
極内包体２３０、ゲート電極内包体２３０とフィールド
酸化膜２１１との間に露出しているシリコン層２１３上
面、およびフィールド酸化膜２１１上面を覆う範囲に堆
積させることが必要である。多結晶シリコン層２１５に
Ａｓ（砒素）またはＰ（燐）を濃度１０20／ｃｍ3 程度
ドーピングして、導電性を高めるようにする。
基板全面に堆積させる必要はなく、少なくともゲート電
極内包体２３０、ゲート電極内包体２３０とフィールド
酸化膜２１１との間に露出しているシリコン層２１３上
面、およびフィールド酸化膜２１１上面を覆う範囲に堆
積させることが必要である。多結晶シリコン層２１５に
Ａｓ（砒素）またはＰ（燐）を濃度１０20／ｃｍ3 程度
ドーピングして、導電性を高めるようにする。
【００２９】工程６〔図１（ｆ）〕 フォトプロセスとエッチングにより、一方のフィールド
酸化膜２１１から、シリコン層上面の露出部分、ゲート
電極内包体２３０、およびシリコン層２１３上面の露出
部分を経て、他方のフィールド酸化膜２１１の上面まで
を連続的に覆う形に、多結晶シリコン層２１５を加工成
形する。その後、熱拡散により、多結晶シリコン２１５
中の不純物（ＡｓまたはＰ）をシリコン層２１３中に拡
散させて高濃度のソース・ドレイン領域を形成する。
酸化膜２１１から、シリコン層上面の露出部分、ゲート
電極内包体２３０、およびシリコン層２１３上面の露出
部分を経て、他方のフィールド酸化膜２１１の上面まで
を連続的に覆う形に、多結晶シリコン層２１５を加工成
形する。その後、熱拡散により、多結晶シリコン２１５
中の不純物（ＡｓまたはＰ）をシリコン層２１３中に拡
散させて高濃度のソース・ドレイン領域を形成する。
【００３０】工程７〔図１（ｇ）〕 多結晶シリコン２１５とＣＶＤ酸化膜２３３との選択比
の高い研磨により、ゲート電極頂部上の多結晶シリコン
２１５のみを除去する。
の高い研磨により、ゲート電極頂部上の多結晶シリコン
２１５のみを除去する。
【００３１】このとき、工程５において、多結晶シリコ
ン層２１５の厚さをゲート電極内包体２３０の高さに一
致させておけば、より精度よく研磨を停止させることが
できる。
ン層２１５の厚さをゲート電極内包体２３０の高さに一
致させておけば、より精度よく研磨を停止させることが
できる。
【００３２】すなわち、ゲート電極内包体２３０の上面
が露出したときに、多結晶シリコン層２１５の全面が研
磨面となり、研磨圧力が基板表面に分散される。これに
より、研磨速度がさらに低下するため、過度に研磨され
ることを防止することができる。
が露出したときに、多結晶シリコン層２１５の全面が研
磨面となり、研磨圧力が基板表面に分散される。これに
より、研磨速度がさらに低下するため、過度に研磨され
ることを防止することができる。
【００３３】この研磨工程７は、上記多結晶シリコン層
２１５の加工工程６の前に行なってもよい。工程６の前
では、多結晶シリコン層２１５が基板表面の広い面積を
占めているため、上記の多結晶シリコン層２１５表面で
研磨を停止させる効果がさらに大きくなる。
２１５の加工工程６の前に行なってもよい。工程６の前
では、多結晶シリコン層２１５が基板表面の広い面積を
占めているため、上記の多結晶シリコン層２１５表面で
研磨を停止させる効果がさらに大きくなる。
【００３４】この研磨は、たとえばいわゆる「メカノケ
ミカル研磨」によって行なうことができる。これはＳｉ
表面と化学反応してこれを溶解する溶液中にコロイダル
シリカ（粒径５００Å程度）のような研磨粒を分散させ
た研磨剤を用い、これを回転する研磨板上の研磨布に供
給し、この研磨布表面と基板表面とを摺動させることに
より基板上の凸部を選択的に研磨する方法である。
ミカル研磨」によって行なうことができる。これはＳｉ
表面と化学反応してこれを溶解する溶液中にコロイダル
シリカ（粒径５００Å程度）のような研磨粒を分散させ
た研磨剤を用い、これを回転する研磨板上の研磨布に供
給し、この研磨布表面と基板表面とを摺動させることに
より基板上の凸部を選択的に研磨する方法である。
【００３５】工程８〔図１（ｈ）〕 層間絶縁膜としてＣＶＤ酸化膜２１６を堆積後、この堆
積層２１６にビアコンタクトホールを開け、このビアコ
ンタクトホール内をＡｌで充填してソース・ドレイン用
電極２１７、２１８を形成して、ＭＯＳＦＥＴを完成す
る。
積層２１６にビアコンタクトホールを開け、このビアコ
ンタクトホール内をＡｌで充填してソース・ドレイン用
電極２１７、２１８を形成して、ＭＯＳＦＥＴを完成す
る。
【００３６】〔実施例２〕図３（ａ）〜（Ｆ）を参照し
て、本発明のよりＭＯＳＦＥＴ構造をバルブのシリコン
ウエハ上に形成する工程の一例を説明する。
て、本発明のよりＭＯＳＦＥＴ構造をバルブのシリコン
ウエハ上に形成する工程の一例を説明する。
【００３７】工程１〔図３（ａ）〕 シリコンウエハ４１０上に、フィールド酸化膜４１１を
形成する。フィールド酸化膜４１１と、それに両側を挟
まれたウエハ４１０のシリコン領域４１３とは、上面が
互いにほぼ同一平面上にあるようにしてある。
形成する。フィールド酸化膜４１１と、それに両側を挟
まれたウエハ４１０のシリコン領域４１３とは、上面が
互いにほぼ同一平面上にあるようにしてある。
【００３８】この平坦化は、シリコンウエハ４１０上に
フィールド酸化膜４１１を形成した後、酸化による膨張
分を実施例１と同様に研磨・除去することにより行なっ
てもよく、あるいは予めシリコンウエハ４１０の表面
に、フィールド酸化膜４１１形成時の膨張分を見込んで
窪みを掘っておき、この窪み内のシリコンを選択酸化し
てフィールド酸化膜４１１を形成することにより行なっ
てもよい。
フィールド酸化膜４１１を形成した後、酸化による膨張
分を実施例１と同様に研磨・除去することにより行なっ
てもよく、あるいは予めシリコンウエハ４１０の表面
に、フィールド酸化膜４１１形成時の膨張分を見込んで
窪みを掘っておき、この窪み内のシリコンを選択酸化し
てフィールド酸化膜４１１を形成することにより行なっ
てもよい。
【００３９】工程２〔図３（ｂ）〕 実施例１の工程２と同様の操作により、ゲート酸化膜４
３１（厚さ１０ｎｍ）、ゲート電極本体の多結晶シリコ
ン層４３２（厚さ２００ｎｍ、不純物としてＰ（燐）を
濃度１×１０20／ｃｍ3 程度ドープ）、およびＣＶＤ酸
化膜（第１の酸化膜）４３３（厚さ２００ｎｍ）をこの
順で形成した後、フォトプロセスとエッチングにより、
これらの層４３１、４３２および４３３を加工する。
３１（厚さ１０ｎｍ）、ゲート電極本体の多結晶シリコ
ン層４３２（厚さ２００ｎｍ、不純物としてＰ（燐）を
濃度１×１０20／ｃｍ3 程度ドープ）、およびＣＶＤ酸
化膜（第１の酸化膜）４３３（厚さ２００ｎｍ）をこの
順で形成した後、フォトプロセスとエッチングにより、
これらの層４３１、４３２および４３３を加工する。
【００４０】ＬＤＤ用の低濃度不純物（ｎ型）をドーピ
ング（たとえばＡｓ（砒素）を濃度１×１０16／ｃｍ3
程度ドープ）する。次いで、実施例１の工程３および工
程４と同様の操作によりサイドウォール４１４を形成し
て、ゲート電極内包体４３０を成形する。ここで、上部
被覆層４３３としてＣＶＤ酸化膜の代わりにＣＶＤ窒化
膜を用いてもよい。
ング（たとえばＡｓ（砒素）を濃度１×１０16／ｃｍ3
程度ドープ）する。次いで、実施例１の工程３および工
程４と同様の操作によりサイドウォール４１４を形成し
て、ゲート電極内包体４３０を成形する。ここで、上部
被覆層４３３としてＣＶＤ酸化膜の代わりにＣＶＤ窒化
膜を用いてもよい。
【００４１】工程３〔図３（ｃ）〕 ＬＰＣＶＤ（減圧ＣＶＤ）法により、基板温度６００℃
で基板全面に多結晶シリコンの層４１５（厚さ２００ｎ
ｍ）を堆積させる。
で基板全面に多結晶シリコンの層４１５（厚さ２００ｎ
ｍ）を堆積させる。
【００４２】工程４〔図３（ｄ）〕 フォトプロセスとエッチングにより、一方のフィールド
酸化膜４１１から、シリコン層上面の露出部分、ゲート
電極内包体４３０、およびシリコン層４１３上面の露出
分を経て、他方のフィールド酸化膜４１１の上面までを
連続的に覆う形に、多結晶シリコン層４１５を加工成形
する。
酸化膜４１１から、シリコン層上面の露出部分、ゲート
電極内包体４３０、およびシリコン層４１３上面の露出
分を経て、他方のフィールド酸化膜４１１の上面までを
連続的に覆う形に、多結晶シリコン層４１５を加工成形
する。
【００４３】次に、イオン注入（２０ＫｅＶ、ドープ量
２×１０15）により、多結晶シリコン層４１５にＡｓ
（砒素）またはＰ（燐）を濃度１０20／ｃｍ3 程度ドー
ピングする。
２×１０15）により、多結晶シリコン層４１５にＡｓ
（砒素）またはＰ（燐）を濃度１０20／ｃｍ3 程度ドー
ピングする。
【００４４】工程５〔図３（ｅ）〕 多結晶シリコン４１５とＣＶＤ酸化膜４３３との選択比
の高い研磨により、ゲート電極内包体頂部上の多結晶シ
リコン４１５のみを除去する。その後、熱拡散により、
多結晶シリコン４１５中の不純物（ＡｓまたはＰ）をシ
リコン層４１３中に拡散させてソース・ドレイン領域
（Ｓ・Ｄ）を形成する。
の高い研磨により、ゲート電極内包体頂部上の多結晶シ
リコン４１５のみを除去する。その後、熱拡散により、
多結晶シリコン４１５中の不純物（ＡｓまたはＰ）をシ
リコン層４１３中に拡散させてソース・ドレイン領域
（Ｓ・Ｄ）を形成する。
【００４５】工程６〔図３（ｆ）〕 層間絶縁膜としてＣＶＤ酸化膜４１６を堆積後、この堆
積層４１６にビアコンタクトホールを開け、このビアコ
ンタクトホール内をＡｌで充填してソース・ドレイン用
電極４１７、４１８を形成して、図示した構造の薄膜Ｍ
ＯＳＦＥＴを完成する。
積層４１６にビアコンタクトホールを開け、このビアコ
ンタクトホール内をＡｌで充填してソース・ドレイン用
電極４１７、４１８を形成して、図示した構造の薄膜Ｍ
ＯＳＦＥＴを完成する。
【００４６】〔実施例３〕図１および図４（ａ）〜
（ｃ）を参照して、本発明による薄膜ＳＯＩ型ｎＭＯＳ
ＦＥＴを形成する工程の別の一例を説明する。
（ｃ）を参照して、本発明による薄膜ＳＯＩ型ｎＭＯＳ
ＦＥＴを形成する工程の別の一例を説明する。
【００４７】実施例１の工程１〜工程３〔図１（ａ）〜
（ｃ）参照〕により、ＣＶＤ酸化膜（ゲート電極のサイ
ドウォール形成用）２１４の形成までを行なう。ここ
で、形成したＣＶＤ酸化膜２１４をエッチングして、ゲ
ートのサイドウォールやコンタクトホールを形成する際
に、形成を確実にするためにエッチングをＣＶＤ酸化膜
２１４の厚さよりも若干過剰に行なう必要があるが、シ
リコン層２１３が薄いと、この過剰エッチングに対して
シリコン層２１３を必要な膜厚に維持することが困難に
なる場合がある。
（ｃ）参照〕により、ＣＶＤ酸化膜（ゲート電極のサイ
ドウォール形成用）２１４の形成までを行なう。ここ
で、形成したＣＶＤ酸化膜２１４をエッチングして、ゲ
ートのサイドウォールやコンタクトホールを形成する際
に、形成を確実にするためにエッチングをＣＶＤ酸化膜
２１４の厚さよりも若干過剰に行なう必要があるが、シ
リコン層２１３が薄いと、この過剰エッチングに対して
シリコン層２１３を必要な膜厚に維持することが困難に
なる場合がある。
【００４８】本実施例では、これに対処するために、実
施例１のエッチング工程４および多結晶シリコン堆積工
程５を、それぞれ下記工程４′および工程５′のように
変更する。
施例１のエッチング工程４および多結晶シリコン堆積工
程５を、それぞれ下記工程４′および工程５′のように
変更する。
【００４９】工程４−３〔図４（ａ）〕 実施例１と同様に、ＲＩＥ（反応性イオンエッチング）
により、ＣＶＤ酸化膜２１４を異方性エッチングするこ
とにより、ゲート電極内包体中央部２３０Ａの側壁のみ
にＣＶＤ酸化膜２１４を残してサイドウォールとし、要
素２３１、２３２、２３３が積層して成るゲート電極内
包体２３０Ａと、その側面を被覆するサイドウォール２
１４とからなるゲート電極内包体２３０を形成する。
により、ＣＶＤ酸化膜２１４を異方性エッチングするこ
とにより、ゲート電極内包体中央部２３０Ａの側壁のみ
にＣＶＤ酸化膜２１４を残してサイドウォールとし、要
素２３１、２３２、２３３が積層して成るゲート電極内
包体２３０Ａと、その側面を被覆するサイドウォール２
１４とからなるゲート電極内包体２３０を形成する。
【００５０】その際、このエッチングを実施例１よりも
過剰に行なうことにより、ゲート電極内包体２３０の両
側のシリコン層２１３をも除去し、その下にあるＳＯＩ
ウエハのＣＶＤ酸化膜２１２を露出させた状態にする。
過剰に行なうことにより、ゲート電極内包体２３０の両
側のシリコン層２１３をも除去し、その下にあるＳＯＩ
ウエハのＣＶＤ酸化膜２１２を露出させた状態にする。
【００５１】工程５−３〔図１（ｂ）〕 ＬＰＣＶＤ（減圧ＣＶＤ）法により、基板温度６００℃
で基板全面に多結晶シリコンの層２１５（厚さ２００ｎ
ｍ）を堆積させる。
で基板全面に多結晶シリコンの層２１５（厚さ２００ｎ
ｍ）を堆積させる。
【００５２】この多結晶シリコン層２１５は、ゲート電
極内包体２３０、ゲート電極内包体２３０とフィールド
酸化膜２１１との間に露出しているＳＯＩウエハのＣＶ
Ｄ酸化膜２１２、およびフィールド酸化膜２１１上面を
覆っている。
極内包体２３０、ゲート電極内包体２３０とフィールド
酸化膜２１１との間に露出しているＳＯＩウエハのＣＶ
Ｄ酸化膜２１２、およびフィールド酸化膜２１１上面を
覆っている。
【００５３】実施例１の工程５と同様に、多結晶シリコ
ン層２１５にＡｓ（砒素）またはＰ（燐）の濃度１０20
／ｃｍ3 程度ドーピングする。次に、実施例１の工程６
と同様に、フォトプロセスとエッチングにより、一方の
フィールド酸化膜２１１から、ＳＯＩウエハのＣＶＤ酸
化膜２１２の露出部分、ゲート電極内包体２３０、およ
びＳＯＩウエハのＣＶＤ酸化膜２１２の露出部分を経
て、他方のフィールド酸化膜２１１の上面までを連続的
に覆う形に、多結晶シリコン層２１５を加工成形する。
ン層２１５にＡｓ（砒素）またはＰ（燐）の濃度１０20
／ｃｍ3 程度ドーピングする。次に、実施例１の工程６
と同様に、フォトプロセスとエッチングにより、一方の
フィールド酸化膜２１１から、ＳＯＩウエハのＣＶＤ酸
化膜２１２の露出部分、ゲート電極内包体２３０、およ
びＳＯＩウエハのＣＶＤ酸化膜２１２の露出部分を経
て、他方のフィールド酸化膜２１１の上面までを連続的
に覆う形に、多結晶シリコン層２１５を加工成形する。
【００５４】以降の処理は、実施例１の工程７および工
程８と同様の操作を行なうことにより、図４（ｃ）に示
した構造の薄膜ＳＯＩ型ｎＭＯＳＦＥＴを完成する。上
記実施例３の場合、ソース・ドレイン領域（Ｓ・Ｄ）は
サイドウォール２１４直下のシリコン層２１３内に形成
される。過剰エッチングによりシリコン層２１３はゲー
ト電極内包体直下の部分を残し、それ以外の部分は除去
されている。
程８と同様の操作を行なうことにより、図４（ｃ）に示
した構造の薄膜ＳＯＩ型ｎＭＯＳＦＥＴを完成する。上
記実施例３の場合、ソース・ドレイン領域（Ｓ・Ｄ）は
サイドウォール２１４直下のシリコン層２１３内に形成
される。過剰エッチングによりシリコン層２１３はゲー
ト電極内包体直下の部分を残し、それ以外の部分は除去
されている。
【００５５】ソース・ドレイン領域（Ｓ・Ｄ）が形成さ
れているシリコン層２１３の側面は、多結晶シリコン層
２１５に直接接続されており、これによりシリコン層２
１３のシート抵抗が低く抑制される。
れているシリコン層２１３の側面は、多結晶シリコン層
２１５に直接接続されており、これによりシリコン層２
１３のシート抵抗が低く抑制される。
【００５６】上記の実施例１では、工程７（図１
（ｇ））において、多結晶シリコン２１５とＣＤＶ酸化
膜２３３との選択比の高い研磨により、ゲート電極頂上
の多結晶シリコン２１５のみを除去する必要がある。実
施例２、３においても同様の工程が必要である。
（ｇ））において、多結晶シリコン２１５とＣＤＶ酸化
膜２３３との選択比の高い研磨により、ゲート電極頂上
の多結晶シリコン２１５のみを除去する必要がある。実
施例２、３においても同様の工程が必要である。
【００５７】この場合、ゲート長が約１μｍ程度であれ
ばＣＤＶ酸化膜２３３がメカノケミカル研磨における研
磨停止層として十分機能する。しかし、ゲート長がそれ
以下になるとＣＤＶ酸化膜２３３に加わる圧力が大きく
なり、研磨停止層としての機能が十分でなくなる。
ばＣＤＶ酸化膜２３３がメカノケミカル研磨における研
磨停止層として十分機能する。しかし、ゲート長がそれ
以下になるとＣＤＶ酸化膜２３３に加わる圧力が大きく
なり、研磨停止層としての機能が十分でなくなる。
【００５８】そのため、メカノケミカル研磨により、Ｃ
ＤＶ酸化膜２３３が研磨され、さらには、ゲート絶縁膜
２３１上の多結晶シリコン２３２が研磨される。これ
は、ゲート電極の抵抗の増加につながり、素子の高速性
に悪影響を及ぼす。また、この過度の研磨はウエハ上の
ゲートの密度が一定でない場合に、ゲートの密度が疎の
部分でも発生する。
ＤＶ酸化膜２３３が研磨され、さらには、ゲート絶縁膜
２３１上の多結晶シリコン２３２が研磨される。これ
は、ゲート電極の抵抗の増加につながり、素子の高速性
に悪影響を及ぼす。また、この過度の研磨はウエハ上の
ゲートの密度が一定でない場合に、ゲートの密度が疎の
部分でも発生する。
【００５９】以下に、この過度の研磨を防止することの
できる実施例について説明する。まず、図５、図６を参
照して過度の研磨を防止するための原理について説明す
る。図５（ａ）は、過度の研磨防止の効果を確認するた
めに使用したテストパターンを形成した基板の断面を示
す。シリコン基板５００上にＣＤＶ酸化膜５０１を形成
する。フォトリソグラフィを用いてＣＤＶ酸化膜５０１
を選択エッチングし、図３に示すゲート電極内包体４３
０と同様の形状になるようにＳｉＯ2 からなる突起５０
４を残す。突起５０４の高さは０．３３μｍ、幅は０．
１〜１．０μｍとした。
できる実施例について説明する。まず、図５、図６を参
照して過度の研磨を防止するための原理について説明す
る。図５（ａ）は、過度の研磨防止の効果を確認するた
めに使用したテストパターンを形成した基板の断面を示
す。シリコン基板５００上にＣＤＶ酸化膜５０１を形成
する。フォトリソグラフィを用いてＣＤＶ酸化膜５０１
を選択エッチングし、図３に示すゲート電極内包体４３
０と同様の形状になるようにＳｉＯ2 からなる突起５０
４を残す。突起５０４の高さは０．３３μｍ、幅は０．
１〜１．０μｍとした。
【００６０】突起５０４を含むＣＤＶ酸化膜５０１上
に、多結晶シリコン層５０２をその表面が突起５０４の
先端と同じ高さになるように０．３３μｍ堆積する。そ
の後、多結晶シリコン層５０２表面を熱酸化し、約５０
０ÅのＳｉＯ2 膜を形成する。
に、多結晶シリコン層５０２をその表面が突起５０４の
先端と同じ高さになるように０．３３μｍ堆積する。そ
の後、多結晶シリコン層５０２表面を熱酸化し、約５０
０ÅのＳｉＯ2 膜を形成する。
【００６１】図５（ｂ）は、図５（ａ）に示す基板をメ
カノケミカル研磨した後の基板の断面を示す。突起５０
４上部のＳｉＯ2 膜５０３の凸状の部分には大きな圧力
が加わるため、この凸状の部分から順次研磨される。研
磨面がＳｉＯ2 膜５０３の平面状の面と一致した時、研
磨が停止する。これは、研磨面のほとんどにＳｉＯ2が
現れ、研磨速度が急激に低下するためである。
カノケミカル研磨した後の基板の断面を示す。突起５０
４上部のＳｉＯ2 膜５０３の凸状の部分には大きな圧力
が加わるため、この凸状の部分から順次研磨される。研
磨面がＳｉＯ2 膜５０３の平面状の面と一致した時、研
磨が停止する。これは、研磨面のほとんどにＳｉＯ2が
現れ、研磨速度が急激に低下するためである。
【００６２】このとき、ＳｉＯ2 膜５０３の平面部分の
高さは、突起５０４の先端部に一致しているため、突起
５０４の先端部で研磨が停止し、過度に研磨されてその
高さが低くなることを防止することができる。実際の半
導体装置においては、ゲート部分の面積はウエハ全体の
１％程度であるため、本テストパターンと同様の効果が
期待できる。
高さは、突起５０４の先端部に一致しているため、突起
５０４の先端部で研磨が停止し、過度に研磨されてその
高さが低くなることを防止することができる。実際の半
導体装置においては、ゲート部分の面積はウエハ全体の
１％程度であるため、本テストパターンと同様の効果が
期待できる。
【００６３】図６は、突起５０４の幅を変化させて研磨
したときの、研磨後の多結晶シリコン層５０２の膜厚の
測定結果である。横軸は突起５０４の幅Ｌを単位μｍで
表し、縦軸は研磨後の多結晶シリコン層５０２の膜厚Ｐ
を単位μｍで表す。曲線ａは、図５（ａ）に示すように
多結晶シリコン層５０２の表面にＳｉＯ2 膜５０３を形
成した場合、曲線ｂは形成しない場合を示す。
したときの、研磨後の多結晶シリコン層５０２の膜厚の
測定結果である。横軸は突起５０４の幅Ｌを単位μｍで
表し、縦軸は研磨後の多結晶シリコン層５０２の膜厚Ｐ
を単位μｍで表す。曲線ａは、図５（ａ）に示すように
多結晶シリコン層５０２の表面にＳｉＯ2 膜５０３を形
成した場合、曲線ｂは形成しない場合を示す。
【００６４】突起５０４の幅Ｌが約１μｍのときは、曲
線ａ、ｂ共に研磨後の多結晶シリコン層５０２の厚さＰ
は０．３３μｍであり、過度の研磨は発生しない。しか
し、ＳｉＯ2 膜５０３を形成しないで研磨した場合に
は、突起５０４の幅Ｌが減少するに従って、研磨後の多
結晶シリコン層５０２の厚さが減少し、過度に研磨され
ることがわかる。例えば、突起５０４の幅が０．１μｍ
のとき、研磨後の多結晶シリコン層５０２の膜厚は約
０．２８５μｍとなり、約０．０４５μｍ過度に研磨さ
れている。
線ａ、ｂ共に研磨後の多結晶シリコン層５０２の厚さＰ
は０．３３μｍであり、過度の研磨は発生しない。しか
し、ＳｉＯ2 膜５０３を形成しないで研磨した場合に
は、突起５０４の幅Ｌが減少するに従って、研磨後の多
結晶シリコン層５０２の厚さが減少し、過度に研磨され
ることがわかる。例えば、突起５０４の幅が０．１μｍ
のとき、研磨後の多結晶シリコン層５０２の膜厚は約
０．２８５μｍとなり、約０．０４５μｍ過度に研磨さ
れている。
【００６５】ＳｉＯ2 膜５０３を形成して研磨した場合
には、突起５０４の幅を狭くしても研磨後の多結晶シリ
コン層５０２の膜厚は０．３３μｍとほぼ一定であり、
過度の研磨が生じないことがわかる。
には、突起５０４の幅を狭くしても研磨後の多結晶シリ
コン層５０２の膜厚は０．３３μｍとほぼ一定であり、
過度の研磨が生じないことがわかる。
【００６６】また、このように誘電体の突起５０４を有
するＳｉＯ2 膜上に多結晶シリコンを堆積し、メカノケ
ミカル研磨することにより、周囲と誘電体により分離さ
れた島状の導電性領域を形成することができる。これ
は、半導体装置内の電子回路の抵抗等として使用するこ
とができる。さらに、誘電体上に半導体単結晶を成長さ
せることができれば、この島状の領域に能動素子を形成
することもでき、完全に素子間分離された半導体装置の
作製が可能になる。
するＳｉＯ2 膜上に多結晶シリコンを堆積し、メカノケ
ミカル研磨することにより、周囲と誘電体により分離さ
れた島状の導電性領域を形成することができる。これ
は、半導体装置内の電子回路の抵抗等として使用するこ
とができる。さらに、誘電体上に半導体単結晶を成長さ
せることができれば、この島状の領域に能動素子を形成
することもでき、完全に素子間分離された半導体装置の
作製が可能になる。
【００６７】以下に、上記原理を応用したＭＯＳＦＥＴ
の作製方法について説明する。 〔実施例４〕図７（ａ）〜（ｄ）を参照して本発明によ
る薄膜ＳＯＩ型ｎＭＯＳＦＥＴを形成する工程の一例を
説明する。
の作製方法について説明する。 〔実施例４〕図７（ａ）〜（ｄ）を参照して本発明によ
る薄膜ＳＯＩ型ｎＭＯＳＦＥＴを形成する工程の一例を
説明する。
【００６８】実施例１の工程１〜工程４〔図１（ａ）〜
図１（ｄ）参照〕により、サイドウォール２１４の形成
までを行う。ここで、ＣＶＤ酸化膜２３３の膜厚は、実
施例１では２００ｎｍであったのに対し、実施例４では
１００ｎｍとした。これは、後のメカノケミカル研磨工
程で、研磨停止層として機能する必要がないためであ
る。図７（ａ）は、図１（ｄ）と同一のものであり、サ
イドウォール２１４を形成した状態を示す。
図１（ｄ）参照〕により、サイドウォール２１４の形成
までを行う。ここで、ＣＶＤ酸化膜２３３の膜厚は、実
施例１では２００ｎｍであったのに対し、実施例４では
１００ｎｍとした。これは、後のメカノケミカル研磨工
程で、研磨停止層として機能する必要がないためであ
る。図７（ａ）は、図１（ｄ）と同一のものであり、サ
イドウォール２１４を形成した状態を示す。
【００６９】工程５−４〔図７（ｂ）〕 ＬＰＣＶＤ法により、基板全面に多結晶シリコン層２１
５を約３００ｎｍ堆積させる。多結晶シリコン層２１５
の厚さは、ゲート電極内包体２３０の高さとほぼ等し
い。多結晶シリコン層２１５にＡｓまたはＰを濃度１０
20／ｃｍ3 程度ドーピングし、低抵抗化する。次に、多
結晶シリコン層２１５の表面にＳｉＯ2 膜２１９を熱酸
化またはＣＶＤ法により約５０ｎｍ程度形成する。
５を約３００ｎｍ堆積させる。多結晶シリコン層２１５
の厚さは、ゲート電極内包体２３０の高さとほぼ等し
い。多結晶シリコン層２１５にＡｓまたはＰを濃度１０
20／ｃｍ3 程度ドーピングし、低抵抗化する。次に、多
結晶シリコン層２１５の表面にＳｉＯ2 膜２１９を熱酸
化またはＣＶＤ法により約５０ｎｍ程度形成する。
【００７０】工程６−４ フォトプロセスとエッチングにより、一方のフィールド
酸化膜２１１から、シリコン層上面の露出部分、ゲート
電極内包体２３０、及びシリコン層２１３上面の露出部
分を経て、他方のフィールド酸化膜２１１の上面までを
連続的に覆う形に、ＳｉＯ2 膜２１９と多結晶シリコン
層２１５を加工成形する。
酸化膜２１１から、シリコン層上面の露出部分、ゲート
電極内包体２３０、及びシリコン層２１３上面の露出部
分を経て、他方のフィールド酸化膜２１１の上面までを
連続的に覆う形に、ＳｉＯ2 膜２１９と多結晶シリコン
層２１５を加工成形する。
【００７１】工程７−４〔図７（ｃ）〕 多結晶シリコン層２１５とＳｉＯ2 膜２１９、２３３と
の選択比の高い研磨により、ゲート電極上部の多結晶シ
リコン層２１５及びＳｉＯ2 膜２１９を除去する。この
研磨工程７−４は、上記工程６−４の前に行ってもよ
い。
の選択比の高い研磨により、ゲート電極上部の多結晶シ
リコン層２１５及びＳｉＯ2 膜２１９を除去する。この
研磨工程７−４は、上記工程６−４の前に行ってもよ
い。
【００７２】この研磨は、実施例１の工程７で行ったと
同様のメカノケミカル研磨によって行うことができる。
このとき、図５を参照して説明した原理により、研磨
は、ＳｉＯ2 膜２１９の平面部分で停止する。これによ
り、多結晶シリコン層２１５は、ソース領域とドレイン
領域に分離される。
同様のメカノケミカル研磨によって行うことができる。
このとき、図５を参照して説明した原理により、研磨
は、ＳｉＯ2 膜２１９の平面部分で停止する。これによ
り、多結晶シリコン層２１５は、ソース領域とドレイン
領域に分離される。
【００７３】工程５−４で形成された多結晶シリコン層
２１５の厚さがゲート電極内包体２３０の高さを越えて
いる場合は、多結晶シリコン層２１５は、ソース領域と
ドレイン領域に完全には分離されない。このような場合
には、後に説明する実施例５の方法を用いることにより
分離することができる。
２１５の厚さがゲート電極内包体２３０の高さを越えて
いる場合は、多結晶シリコン層２１５は、ソース領域と
ドレイン領域に完全には分離されない。このような場合
には、後に説明する実施例５の方法を用いることにより
分離することができる。
【００７４】工程８−４〔図７（ｄ）〕 層間絶縁膜としてＣＶＤ酸化膜２１６を堆積後、このＣ
ＶＤ酸化膜２１６にビアコンタクトホールを開け、この
ビアコンタクトホール内をＡｌで充填して、ソース、ド
レイン用電極２１７、２１８を形成する。
ＶＤ酸化膜２１６にビアコンタクトホールを開け、この
ビアコンタクトホール内をＡｌで充填して、ソース、ド
レイン用電極２１７、２１８を形成する。
【００７５】このように、多結晶シリコン層２１５の表
面にＳｉＯ2 膜２１９を形成し、メカノケミカル研磨の
停止層とすることにより、ゲート長が１μｍ以下の短チ
ャネルＭＯＳＦＥＴを形成する場合でも、ゲート電極と
して作用する多結晶シリコン層２３２の十分な厚さを確
保することができる。
面にＳｉＯ2 膜２１９を形成し、メカノケミカル研磨の
停止層とすることにより、ゲート長が１μｍ以下の短チ
ャネルＭＯＳＦＥＴを形成する場合でも、ゲート電極と
して作用する多結晶シリコン層２３２の十分な厚さを確
保することができる。
【００７６】〔実施例５〕図８（ａ）を参照して、本発
明の実施例５の薄膜ＳＯＩ型ｎＭＯＳＦＥＴを形成する
工程の一例を説明する。
明の実施例５の薄膜ＳＯＩ型ｎＭＯＳＦＥＴを形成する
工程の一例を説明する。
【００７７】実施例４の工程７−４までと同様の工程に
より、図７（ｃ）に示す基板を作製する。このとき、ゲ
ート電極内包体２３０の上面とＳｉＯ2 膜２１９との間
には多結晶シリコン層２１５が露出している。この露出
幅は、多結晶シリコン層２１５の膜厚と同程度であり、
約０．２〜０．３μｍである。
より、図７（ｃ）に示す基板を作製する。このとき、ゲ
ート電極内包体２３０の上面とＳｉＯ2 膜２１９との間
には多結晶シリコン層２１５が露出している。この露出
幅は、多結晶シリコン層２１５の膜厚と同程度であり、
約０．２〜０．３μｍである。
【００７８】ＳｉＯ2 膜２１９をマスクとして、多結晶
シリコン層２１５の露出した部分をエッチングし、凹部
２２１を形成する。このとき、エッチングの時間制御に
よりシリコン層２１３が露出しないようにする。凹部２
２１により、ソースまたはドレイン電極となる多結晶シ
リコン層２１５とゲート電極となる多結晶シリコン層２
３２との間の寄生容量を低減することができる。また、
メカノケミカル研磨後に、ゲート電極内包体２３０の上
部に多結晶シリコン層２１５が残った場合にも、多結晶
シリコン層２１５をソース領域とドレイン領域に完全に
分離することができる。
シリコン層２１５の露出した部分をエッチングし、凹部
２２１を形成する。このとき、エッチングの時間制御に
よりシリコン層２１３が露出しないようにする。凹部２
２１により、ソースまたはドレイン電極となる多結晶シ
リコン層２１５とゲート電極となる多結晶シリコン層２
３２との間の寄生容量を低減することができる。また、
メカノケミカル研磨後に、ゲート電極内包体２３０の上
部に多結晶シリコン層２１５が残った場合にも、多結晶
シリコン層２１５をソース領域とドレイン領域に完全に
分離することができる。
【００７９】この後、実施例４の工程８−４と同様に層
間絶縁膜を堆積し、ビアコンタクトホールを開け、この
ビアコンタクトホール内をＡｌで充填して、ソース、ド
レイン用電極を形成する。
間絶縁膜を堆積し、ビアコンタクトホールを開け、この
ビアコンタクトホール内をＡｌで充填して、ソース、ド
レイン用電極を形成する。
【００８０】このように、ゲート電極内包体２３０の両
側に凹部２２１を設けることにより、ソース及びドレイ
ン電極とゲート電極間の寄生容量を低減することがで
き、より高速動作が可能になる。
側に凹部２２１を設けることにより、ソース及びドレイ
ン電極とゲート電極間の寄生容量を低減することがで
き、より高速動作が可能になる。
【００８１】また、メカノケミカル研磨後に、ゲート電
極内包体２３０の上部に多結晶シリコン層２１５が残っ
てもソース領域とドレイン領域とを完全に分離すること
ができる。
極内包体２３０の上部に多結晶シリコン層２１５が残っ
てもソース領域とドレイン領域とを完全に分離すること
ができる。
【００８２】そのため、多結晶シリコン層２１５の厚さ
をゲート電極内包体２３０の高さに厳密に一致させる必
要がなくなり、ＣＶＤ法による多結晶シリコン層２１５
の堆積工程の制御が容易になる。
をゲート電極内包体２３０の高さに厳密に一致させる必
要がなくなり、ＣＶＤ法による多結晶シリコン層２１５
の堆積工程の制御が容易になる。
【００８３】〔実施例６〕図８（ｂ）を参照して、本発
明の実施例６の薄膜ＳＯＩ型ｎＭＯＳＦＥＴを形成する
工程の一例を説明する。
明の実施例６の薄膜ＳＯＩ型ｎＭＯＳＦＥＴを形成する
工程の一例を説明する。
【００８４】実施例５において、凹部２２１を形成した
後、ＳｉＯ2 膜２１９を除去し、チタン（Ｔｉ）を蒸着
する。約８００℃で熱処理を行い、多結晶シリコン層２
１５表面をシリサイド化する。残ったＴｉはエッチング
で取り除く。このとき、ゲート電極内包体２３０表面に
蒸着されたＴｉはシリサイド化されないため、エッチン
グにより全て取り除かれる。
後、ＳｉＯ2 膜２１９を除去し、チタン（Ｔｉ）を蒸着
する。約８００℃で熱処理を行い、多結晶シリコン層２
１５表面をシリサイド化する。残ったＴｉはエッチング
で取り除く。このとき、ゲート電極内包体２３０表面に
蒸着されたＴｉはシリサイド化されないため、エッチン
グにより全て取り除かれる。
【００８５】この後、実施例４の工程８−４と同様に層
間絶縁膜を堆積し、ビアコンタクトホールを開け、この
ビアコンタクトホール内をＡｌで充填して、ソース、ド
レイン用電極を形成する。
間絶縁膜を堆積し、ビアコンタクトホールを開け、この
ビアコンタクトホール内をＡｌで充填して、ソース、ド
レイン用電極を形成する。
【００８６】このように、多結晶シリコン層２１５表面
をシリサイド化することにより、ソース及びドレインの
寄生抵抗を低減することができ、より高速動作が可能に
なる。
をシリサイド化することにより、ソース及びドレインの
寄生抵抗を低減することができ、より高速動作が可能に
なる。
【００８７】上記の実施例においては、研磨停止用の誘
電体層としてＳｉＯ2 膜を用いたが、ＳｉＮ膜等他の誘
電体を用いてもよい。下地の導電層との間に高い研磨選
択比が得られればよい。
電体層としてＳｉＯ2 膜を用いたが、ＳｉＮ膜等他の誘
電体を用いてもよい。下地の導電層との間に高い研磨選
択比が得られればよい。
【００８８】また、ゲート電極２３２上の絶縁膜２３３
とサイドウォール２１４とを、それぞれＳｉＯ2 とＳｉ
Ｎ等の異なる材料にすることが好ましい。異なる材料に
することにより、Ｔｉ蒸着前にサイドウォール２１４を
残し、絶縁膜２３３のみを除去することができる。これ
により、ゲート電極２３２の表面をもシリサイド化する
ことができ、ゲート電極の寄生抵抗を低減するすること
が可能になる。
とサイドウォール２１４とを、それぞれＳｉＯ2 とＳｉ
Ｎ等の異なる材料にすることが好ましい。異なる材料に
することにより、Ｔｉ蒸着前にサイドウォール２１４を
残し、絶縁膜２３３のみを除去することができる。これ
により、ゲート電極２３２の表面をもシリサイド化する
ことができ、ゲート電極の寄生抵抗を低減するすること
が可能になる。
【００８９】このとき、絶縁膜２３３と多結晶シリコン
層２１５表面の絶縁膜２１９とを同じ材料にしておくこ
とにより、１回のエッチングで絶縁膜２３３と絶縁膜２
１９を同時に除去することができる。
層２１５表面の絶縁膜２１９とを同じ材料にしておくこ
とにより、１回のエッチングで絶縁膜２３３と絶縁膜２
１９を同時に除去することができる。
【００９０】なお、以上の実施例においては、シート抵
抗を低下させるように薄膜化した素子領域とのコンタク
トをとるための電極材料として、多結晶シリコンまたは
メタルシリサイドを用いたが、本発明においては特にこ
れらに限定する必要はなく、代わりにアモルファスシリ
コンを用いてもよいし、あるいはアルミニウムを用いる
こともできる。
抗を低下させるように薄膜化した素子領域とのコンタク
トをとるための電極材料として、多結晶シリコンまたは
メタルシリサイドを用いたが、本発明においては特にこ
れらに限定する必要はなく、代わりにアモルファスシリ
コンを用いてもよいし、あるいはアルミニウムを用いる
こともできる。
【００９１】ただし、アルミニウムを用いた場合には、
素子領域をなすシリコンが吸われる現象（いわゆる「ア
ロイスパイク現象」）の発生を防止するために、公知の
バリアメタル技術、すなわちチタンやチタンナイトライ
ド等の高融点金属またはその化合物を薄膜として素子領
域表面とアルミニウム電極との間に介在させる等の配慮
をする必要がある。
素子領域をなすシリコンが吸われる現象（いわゆる「ア
ロイスパイク現象」）の発生を防止するために、公知の
バリアメタル技術、すなわちチタンやチタンナイトライ
ド等の高融点金属またはその化合物を薄膜として素子領
域表面とアルミニウム電極との間に介在させる等の配慮
をする必要がある。
【００９２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００９３】
【発明の効果】以上説明したように、本発明によれば、
ソース・ドレイン領域を含むシリコン層を、そのシート
抵抗を増加させることなく、薄膜化することができるよ
うに改良したＭＯＳＦＥＴ構造を有する半導体装置およ
びその製造方法が提供される。
ソース・ドレイン領域を含むシリコン層を、そのシート
抵抗を増加させることなく、薄膜化することができるよ
うに改良したＭＯＳＦＥＴ構造を有する半導体装置およ
びその製造方法が提供される。
【図１】ＳＯＩウエハ上に本発明の薄膜ＭＯＳＦＥＴ構
造を作製する実施例１の工程の一例を示す断面図であ
る。
造を作製する実施例１の工程の一例を示す断面図であ
る。
【図２】本発明に用いる貼り合わせＳＯＩウエハの作製
手順の一例を示す断面図である。
手順の一例を示す断面図である。
【図３】バルクのシリコンウエハ上に本発明の薄膜ＭＯ
ＳＦＥＴ構造を作製する実施例２の工程の一例を示す断
面図である。
ＳＦＥＴ構造を作製する実施例２の工程の一例を示す断
面図である。
【図４】ＳＯＩウエハ上に本発明の薄膜ＭＯＳＦＥＴ構
造を作製する実施例３の工程の一例を示す断面図であ
る。
造を作製する実施例３の工程の一例を示す断面図であ
る。
【図５】メカノケミカル研磨における過度の研磨の程度
を実験するためのテストパターンを有する基板の断面図
である。
を実験するためのテストパターンを有する基板の断面図
である。
【図６】図５のテストパターンを用いてメカノケミカル
研磨を行った場合の研磨後の多結晶シリコン層の厚さを
示すグラフである。
研磨を行った場合の研磨後の多結晶シリコン層の厚さを
示すグラフである。
【図７】ＳＯＩウエハ上に本発明の薄膜ＭＯＳＦＥＴ構
造を作製する実施例４の工程の一例を示す断面図であ
る。
造を作製する実施例４の工程の一例を示す断面図であ
る。
【図８】ＳＯＩウエハ上に本発明の薄膜ＭＯＳＦＥＴ構
造を作製する実施例５、６の工程の一例を示す断面図で
ある。
造を作製する実施例５、６の工程の一例を示す断面図で
ある。
【図９】従来の薄膜ＳＯＩ型ｎＭＯＳＦＥＴ構造を示す
断面図である。
断面図である。
１０ ＳＯＩ基板 １１ 支持基板 １２ 素子形成用基板 １３ ＣＶＤ酸化膜 １４ フィールド酸化膜 １５ ソース・ドレイン領域（Ｓ・Ｄ）を含むシリコン
層 １６ ゲート酸化膜 １７ 電極電極本体 １８ 層間絶縁膜としての酸化膜 １９Ｓ ソース電極 １９Ｄ ドレイン電極 ２０１ 貼り合わせＳＯＩウエハ ２１０ 素子形成用シリコン基板 ２１１ フィールド酸化膜 ２１２ ＣＶＤ酸化膜（またはＣＶＤ窒化膜） ２１３ ソース・ドレイン領域を形成するためのシリコ
ン層 ２１４ サイドウォール用のＣＶＤ酸化膜（第２の絶縁
膜） ２１５ 多結晶シリコンの層 ２１６ 層間絶縁膜としてのＣＶＤ酸化膜 ２１７ ソース電極 ２１８ ドレイン電極 ２１９ ＳｉＯ2 膜 ２２０ 支持基板用シリコン基板 ２２１ 凹部 ２３０Ａ ゲート電極内包体中央部 ２３０ ゲート電極内包体 ２３１ ゲート酸化膜の層 ２３２ ゲート電極本体用の導電層としての多結晶シリ
コン層 ２３３ ゲート電極上部を被覆するためのＣＶＤ酸化膜
（第１の絶縁膜） ４１０ シリコンウエハ ４１１ フィールド酸化膜 ４１３ シリコン領域 ４１４ サイドウォール ４１５ 多結晶シリコンの層 ４１６ 層間絶縁膜としてのＣＶＤ酸化膜 ４１７ ソース電極 ４１８ ドレイン電極 ４３０ ゲート電極内包体 ４３１ ゲート酸化膜 ４３２ ゲート電極本体用の導電層としての多結晶シリ
コン層 ４３３ ゲート電極上部を被覆するためのＣＶＤ酸化膜
（第１の絶縁膜）
層 １６ ゲート酸化膜 １７ 電極電極本体 １８ 層間絶縁膜としての酸化膜 １９Ｓ ソース電極 １９Ｄ ドレイン電極 ２０１ 貼り合わせＳＯＩウエハ ２１０ 素子形成用シリコン基板 ２１１ フィールド酸化膜 ２１２ ＣＶＤ酸化膜（またはＣＶＤ窒化膜） ２１３ ソース・ドレイン領域を形成するためのシリコ
ン層 ２１４ サイドウォール用のＣＶＤ酸化膜（第２の絶縁
膜） ２１５ 多結晶シリコンの層 ２１６ 層間絶縁膜としてのＣＶＤ酸化膜 ２１７ ソース電極 ２１８ ドレイン電極 ２１９ ＳｉＯ2 膜 ２２０ 支持基板用シリコン基板 ２２１ 凹部 ２３０Ａ ゲート電極内包体中央部 ２３０ ゲート電極内包体 ２３１ ゲート酸化膜の層 ２３２ ゲート電極本体用の導電層としての多結晶シリ
コン層 ２３３ ゲート電極上部を被覆するためのＣＶＤ酸化膜
（第１の絶縁膜） ４１０ シリコンウエハ ４１１ フィールド酸化膜 ４１３ シリコン領域 ４１４ サイドウォール ４１５ 多結晶シリコンの層 ４１６ 層間絶縁膜としてのＣＶＤ酸化膜 ４１７ ソース電極 ４１８ ドレイン電極 ４３０ ゲート電極内包体 ４３１ ゲート酸化膜 ４３２ ゲート電極本体用の導電層としての多結晶シリ
コン層 ４３３ ゲート電極上部を被覆するためのＣＶＤ酸化膜
（第１の絶縁膜）
Claims (22)
- 【請求項１】 一導電型の半導体層（２１３、４１０）
と、 前記半導体層（２１３、４１０）上に形成された絶縁ゲ
ート構造（２３１、２３２；４３１、４３２）と、 前記絶縁ゲート構造（２３１、２３２；４３１、４３
２）を挟むように、両側の前記半導体層（２１３、４１
０）内に反対導電型の不純物を添加して形成されるソー
ス領域（Ｓ）及びドレイン領域（Ｄ）と、 前記絶縁ゲート構造（２３１、２３２；４３１、４３
２）の側面に形成された絶縁性のサイドウォール（２１
４、４１４）と、 前記サイドウォール（２１４、４１４）の一方の側面か
ら前記ソース領域の表面まで、及び前記サイドウォール
（２１４、４１４）の他方の側面から前記ドレイン領域
の表面までをそれぞれ連続的に覆うように形成されたソ
ース領域導電層及びドレイン領域導電層（２１５、４１
５）とを含む半導体装置。 - 【請求項２】 前記半導体層（２１３、４１０）は、そ
の周囲をフィールド絶縁膜（２１１）で囲まれており、
前記半導体層（２１３、４１０）表面と前記フィールド
絶縁膜（２１１）表面とがほぼ同一平面内にある請求項
１記載の半導体装置。 - 【請求項３】 前記ソース領域及び前記ドレイン領域
は、前記サイドウォール（２１４、４１４）直下の部分
はより外側の部分と較べて比較的低濃度であることを特
徴とする請求項１ないし２記載の半導体装置。 - 【請求項４】 前記半導体層（２１３、４１０）は、絶
縁層（２１２）上に形成されていることを特徴とする請
求項１〜３のいずれかに記載の半導体装置。 - 【請求項５】 前記半導体層（２１３、４１０）は、厚
さ１００ｎｍ程度以下であることを特徴とする請求項４
記載の半導体装置。 - 【請求項６】 前記半導体層（２１３、４１０）は、前
記絶縁ゲート構造（２３１、２３２；４３１、４３２）
及び前記サイドウォール（２１４、４１４）直下のみに
形成されていることを特徴とする請求項４ないし５記載
の半導体装置。 - 【請求項７】 さらに、絶縁ゲート構造（２３１、２３
２；４３１、４３２）近傍以外の部分でソース領域導電
層及びドレイン領域導電層表面を覆い、該導電層とは研
磨特性の異なる絶縁層（２１９）を含む請求項１〜６の
いずれかに記載の半導体装置。 - 【請求項８】 前記ソース領域導電層及び前記ドレイン
領域導電層（２１５、４１５）は、前記絶縁層（２１
９）で覆われていない部分で、覆われている部分よりも
厚さが減少していることを特徴とする請求項７記載の半
導体装置。 - 【請求項９】 前記ソース領域導電層及び前記ドレイン
領域導電層（２１５、４１５）は、多結晶シリコン層で
ある請求項１〜８のいずれかに記載の半導体装置。 - 【請求項１０】 前記ソース領域導電層及び前記ドレイ
ン領域導電層（２１５、４１５）は、メタルシリサイド
層である請求項１〜８のいずれかに記載の半導体装置。 - 【請求項１１】 前記ソース領域導電層及び前記ドレイ
ン領域導電層（２１５、４１５）は、多結晶シリコン層
とメタルシリサイド層の２層構造である請求項１〜８の
いずれかに記載の半導体装置。 - 【請求項１２】 前記ゲート電極（２３２、４３２）は
多結晶シリコン層とメタルシリサイド層の２層構造であ
る請求項１１記載の半導体装置。 - 【請求項１３】 半導体層（２１３、４１０）上にＭＯ
ＳＦＥＴ構造を形成する際に、 （１） 半導体層（２１３、４１０）上に、ゲート電極
（２３２、４３２）を半導体層から絶縁するゲート酸化
膜の層と、ゲート酸化膜上のゲート電極（２３２、４３
２）用導電層と、ゲート電極（２３２、４３２）上部を
被覆するための第１の絶縁層とをこの順に形成する工程
と、 （２） 前記工程（１）で形成された３層をフォトプロ
セス及びエッチングにより加工して、前記半導体層（２
１３、４１０）上にこれら３層から成るゲート電極内包
体中央部（２３０Ａ）を形成すると共に前記半導体層
（２１３、４１０）の一部を露出する工程と、 （３） 前記工程（２）で露出された前記半導体露出部
分に不純物をドーピングし、ソース領域及びドレイン領
域を形成する工程と、 （４） 前記ゲート電極内包体中央部の両側面を第２の
絶縁膜で覆うことにより、ゲート電極内包体（２３０）
を形成する工程と、 （５） 少なくとも前記ゲート電極内包体（２３０）上
からその両側で前記工程（２）で露出された前記半導体
層（２１３、４１０）露出部分上までを包含する基板領
域上に、不純物がドープされた多結晶シリコンまたはメ
タルシリサイドから成る導電層（２１５）を形成する工
程と、 （６） フォトプロセス及びエッチングにより前記導電
層（２１５）を加工して、少なくとも前記ゲート電極内
包体からその両側の前記半導体層（２１３、４１０）露
出部分までを連続的に覆う前記導電層（２１５）のパタ
ーンを形成する工程と、 （７） 前記ゲート電極内包体（２３０）頂部上の前記
導電層（２１５）を研磨により除去する工程とを含む半
導体装置の製造方法。 - 【請求項１４】 前記工程（１）の前に、 第１の半導体基板（２１０）表面に選択的にパターン形
成された耐熱性マスクを用いて、耐熱性マスクの被着さ
れていない領域を熱的に酸化し、フィールド酸化膜（２
１１）を形成する工程と、 前記耐熱性マスクを剥離して露出した前記第１の半導体
基板（２１０）表面と前記フィールド酸化膜（２１１）
表面とに第３の絶縁膜（２１２）を形成する工程と、 前記第３の絶縁膜（２１２）表面を平坦化する工程と、 前記第３の絶縁膜（２１２）表面に第２の半導体基板
（２２０）を貼り合わせる工程と、 前記第１の半導体基板（２１０）を、前記フィールド酸
化膜（２１１）表面は露出し、かつ前記第３の絶縁膜
（２１２）表面は露出しないように研磨または研削し
て、残余の前記第１の半導体基板（２１０）を一導電型
の素子領域（２１３）とする工程とを含み、 前記工程（１）において、その上に前記ゲート電極内包
体（２３０）を形成する前記半導体層（２１３、４１
０）は、前記素子領域（２１３）であることを特徴とす
る請求項１３記載の半導体装置の製造方法。 - 【請求項１５】 前記工程（６）を、前記工程（７）の
後に行うことを特徴とする請求項１３ないし１４記載の
半導体装置の製造方法。 - 【請求項１６】 前記フィールド酸化膜（２１１）を、
前記第１の半導体基板（２１０）表面からの深さが１０
０ｎｍ程度以下であるように形成することを特徴とする
請求項１４ないし１５記載の半導体装置の製造方法。 - 【請求項１７】 前記工程（５）の後に、前記導電層
（２１５）中にドープされた不純物を、前記半導体層
（２１３、４１０）中に拡散させることにより、ソース
及びドレイン領域を形成することを特徴とする請求項１
３〜１６のいずれかに記載の半導体装置の製造方法。 - 【請求項１８】 前記工程（４）において、前記ゲート
電極内包体中央部の側面を覆う第２の絶縁膜を形成する
ためのエッチングにより、それにより形成される前記ゲ
ート電極内包体の直下部分以外の前記素子領域を除去し
てその下の前記第３の絶縁膜（２１２）を露出させ、 前記工程（５）において、少なくとも前記ゲート電極内
包体からその直下にある前記素子領域の側面を経て露出
した前記第３の絶縁膜（２１２）までを包含する基板領
域上に、不純物がドープされた多結晶シリコンまたはメ
タルシリサイドの層を形成し、 前記工程（６）において、フォトプロセス及びエッチン
グにより前記導電層（２１５）を加工して、前記ゲート
電極内包体からその両側面直下の前記素子領域側面を経
て露出した前記第３の絶縁膜（２１２）までを連続的に
覆う、前記導電層（２１５）のパターンを形成すること
を特徴とする請求項１４〜１６のいずれかに記載の半導
体装置の製造方法。 - 【請求項１９】 前記工程（５）の後に、前記導電層
（２１５）表面に導電層（２１５）と研磨特性の異なる
絶縁膜（２１９）を形成する工程を含み、堆積される導
電層（２１５）と絶縁膜（２１９）の全膜厚は、前記ゲ
ート電極内包体の高さとほぼ等しく、 前記工程（６）は、前記導電層（２１５）のエッチング
の前に導電層（２１５）が形成されるパターンに合わせ
て前記絶縁膜をエッチングする工程を含み、 前記工程（７）は、前記ゲート電極内包体頂部上の前記
絶縁膜を研磨により除去する工程を含む請求項１３〜１
８のいずれかに記載の半導体装置の製造方法。 - 【請求項２０】 前記工程（７）の後に、前記絶縁膜を
マスクとして前記導電層（２１５）をエッチングして、
前記ゲート電極内包体側面の少なくとも一部を露出させ
る導電層エッチング工程を含む請求項１９記載の半導体
装置の製造方法。 - 【請求項２１】 さらに、前記導電層エッチング工程の
後に、前記絶縁膜を除去し、基板表面に金属膜を形成す
る金属膜形成工程と、 熱処理することにより、前記導電層表面をメタルシリサ
イド化する熱処理工程とを含む請求項２０記載の半導体
装置の製造方法。 - 【請求項２２】 さらに、前記金属膜形成工程の前に、
前記第１の絶縁層を除去する工程を含み、前記熱処理工
程において、前記ゲート電極本体の表面をメタルシリサ
イド化することを特徴とする請求項２１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17695793A JP3484726B2 (ja) | 1992-07-16 | 1993-07-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-189555 | 1992-07-16 | ||
| JP18955592 | 1992-07-16 | ||
| JP17695793A JP3484726B2 (ja) | 1992-07-16 | 1993-07-16 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685259A true JPH0685259A (ja) | 1994-03-25 |
| JP3484726B2 JP3484726B2 (ja) | 2004-01-06 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP17695793A Expired - Fee Related JP3484726B2 (ja) | 1992-07-16 | 1993-07-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3484726B2 (ja) |
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-
1993
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| US9553200B2 (en) | 2012-02-29 | 2017-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
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| JP3484726B2 (ja) | 2004-01-06 |
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