FR2799307A1 - Dispositif semi-conducteur combinant les avantages des architectures massives et soi, procede de fabrication - Google Patents
Dispositif semi-conducteur combinant les avantages des architectures massives et soi, procede de fabrication Download PDFInfo
- Publication number
- FR2799307A1 FR2799307A1 FR9912308A FR9912308A FR2799307A1 FR 2799307 A1 FR2799307 A1 FR 2799307A1 FR 9912308 A FR9912308 A FR 9912308A FR 9912308 A FR9912308 A FR 9912308A FR 2799307 A1 FR2799307 A1 FR 2799307A1
- Authority
- FR
- France
- Prior art keywords
- layer
- source
- drain regions
- silicon
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 67
- 239000010703 silicon Substances 0.000 title claims abstract description 67
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 66
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 239000010409 thin film Substances 0.000 title abstract 5
- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- 125000006850 spacer group Chemical group 0.000 claims description 29
- 239000003989 dielectric material Substances 0.000 claims description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- 229910045601 alloy Inorganic materials 0.000 claims description 16
- 239000000956 alloy Substances 0.000 claims description 16
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 15
- 229910052732 germanium Inorganic materials 0.000 claims description 11
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 9
- 239000002019 doping agent Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 8
- 239000007787 solid Substances 0.000 claims description 7
- 238000002513 implantation Methods 0.000 claims description 6
- 239000011347 resin Substances 0.000 claims description 6
- 229920005989 resin Polymers 0.000 claims description 6
- 238000000407 epitaxy Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 230000008030 elimination Effects 0.000 claims description 3
- 238000003379 elimination reaction Methods 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- 239000002243 precursor Substances 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 239000011343 solid material Substances 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 93
- 239000000758 substrate Substances 0.000 description 11
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 239000012212 insulator Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/78654—Monocrystalline silicon transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
Abstract
Le dispositif semi-conducteur selon l'invention comprend un corps de silicium 10 dans lequel sont formées des régions de source et de drain 23, 24 définissant entre elles une région de canal, une mince couche de diélectrique de grille 14 sur la région de canal et une grille 15 sur la mince couche de diélectrique de grille, une couche ensevelie d'un matériau diélectrique 22 s'étendant entre les régions de source et de drain 23, 24 et une mince couche de silicium 13 s'étendant entre les régions de source et de drain et comprise entre la couche de matériau diélectrique ensevelie 22 et la couche de diélectrique de grille 14, caractérisé en ce que cette mince couche de silicium 13 a une aire supérieure à celle de la couche de diélectrique de grille 4 de sorte que sa surface supérieure comporte deux zones opposées 13a qui s'étendent au-delà de la couche de diélectrique de grille 4 et en ce que les régions de source et de drain 8, 9 recouvrent respectivement chacune, au moins en partie, une desdites zones opposées 13a.Application aux transistors.
Description
Dispositif semi-conducteur combinant les avantages des architectures massive et SOI, procédé de fabrication. La présente invention concerne de manière générale les dispostifs semi-conducteurs CMOS haute performance pour le traitement rapide de signaux et/ou des applications basse tension/basse puissance et plus particulièrement des transistors MOS à effet de champ (MOSFET). La nouvelle architecture dite "SON" (Silicon on Nothing) combine les avantages des architectures massive et silicium sur isolant (SOI).
Un des facteurs limitatifs des MOSFETs d'architecture massive classiques est l'effet de substrat qui nuit aux performances du transistor. Cet inconvénient est évité dans les MOSFETs d'architecture silicium sur isolant (SOI) en séparant le mince film de silicium du substrat par une couche enterrée d'oxyde de silicium.
L'élimination de l'effet de substrat dans les MOSFETs d'architecture SOI à film mince totalement appauvri résulte en un accroissement du courant de drain.
Cependant, les MOSFETs d'architecture SOI ultramince souffrent d'une résistance source/drain (S/D) élevée du fait de jonctions peu profondes limitées par l'épaisseur de la couche de silicium et d'une mauvaise conductivité thermique. En outre, le coût de fabrication des substrats d'architecture SOI est élevé, ce qui a limité leur introduction sur le marché.
Pour remédier aux inconvénients des dispositifs de l'art antérieur, on a proposé un dispositif semi-conducteur tel que représenté à la figure 1, comprenant un substrat de silicium 10 dans lequel sont formées des régions de source 23 et de drain 24, une mince couche de diélectrique grille 14 sur la région de canal et une grille 15 sur la mince couche de diélectrique de grille 14, une couche ensevelie d'un matériau diélectrique s'étendant entre les régions de source et de drain et une mince couche de silicium 13 comprise entre la couche de matériau diélectrique ensevelie et la couche de diélectrique de grille 14, constituant la région de canal du dispositif entre les régions de source et de drain 23, 24. La couche de matériau diélectrique ensevelie 22 peut être constituée d'une cavité remplie d'air.
Du fait de la très faible épaisseur de la mince couche de silicium 13 constituant le canal, le contact latéral des régions de source 23 et de drain 24 avec cette couche de silicium 13 est difficile à réaliser.
L'invention a donc pour objet de modifier l'architecture des jonctions du dispositif décrit ci-dessus, de façon à réaliser un contact sûr et facile à réaliser entre la mince couche de silicium constituant la canal et régions de source et de drain.
L'invention a également pour objet un procédé pour réaliser un dispositif.
Le dispositif semi-conducteur selon l'invention comprend un corps de silicium dans lequel sont formées des régions de source et de drain définissant entre elles une région de canal, une mince couche de diélectrique de grille sur la région de canal et une grille sur la mince couche de diélectrique de grille, une couche ensevelie d'un matériau diélectrique et une mince couche de silicium s'étendant entre les régions source et de drain et comprise entre la couche matériau diélectrique ensevelie et la couche de diélectrique de grille, la mince couche de silicium ayant une aire supérieure à celle de la couche de diélectrique de grille de sorte que sa surface supérieure comporte deux zones opposées s'étendent au-delà de la couche de diélectrique grille, les régions de source et de drain recouvrant respectivement chacune, au moins en partie, une desdites zones opposées.
Dans une première réalisation de l'invention, la couche de matériau diélectrique ensevelie s'étend entre les régions de source et de drain.
Dans une autre réalisation de l'invention, couche de matériau diélectrique ensevelie s'étend sur toute la surface du corps de silicium sous les régions de source et de drain.
En outre, le dispositif peut être un dispositif de structure planaire dans laquelle les surfaces des régions de source et de drain et de la région de grille sur lesquelles sont réalisés les contacts, se trouvent dans un meure plan.
En général, la couche de matériau diélectrique ensevelie a une épaisseur de 1 à 50 nm, par exemple de l'ordre de 10 nm.
Lorsque les régions de source et de drain comportent des extensions adjacentes à la mince couche de diélectrique de grille (par exemple Si02, Ta205, Si3N4, A1203, etc.), la couche de matériau diélectrique ensevelie est de préférence située en dessous de ces extensions et de préférence encore adjacente à ces extensions.
La couche de matériau diélectrique ensevelie peut être constituée de tout matériau diélectrique solide ou gazeux approprié mais est préférence une cavité remplie d'air.
La mince couche de silicium formant le canal du dispositif a en général une épaisseur de 1 à 50 nm.
Le contact avec la mince couche de silicium est obtenu par élimination des seconds espaceurs. Les zones exposées de la couche de silicium permettent alors de débuter l'épitaxie (sélective) des régions de source et de drain. La longueur de chacune des zones exposées de la mince couche de silicium est égale à l'épaisseur de chacun des seconds espaceurs, généralement < _ 100 nm.
L'invention concerne également un procédé de fabrication du dispositif semi-conducteur selon l'invention.
Le procédé de l'invention comprend (a) la formation sur une surface principale corps de silicium d'une couche de germanium ou d'alliage SiGe; (b) la formation sur la couche de germanium ou d'alliage SiGe d'une mince couche de silicium; (c) la formation sur la mince couche de silicium d'une mince couche de diélectrique de grille; (d) la formation -sur la mince couche de diélectrique de grille d'une grille ayant une surface supérieure revêtue d'un masque dur; (e) la formation sur deux côtés opposés de la grille et du masque dur de premiers espaceurs en premier matériau; (f) la formation le long des premiers espaceurs de seconds espaceurs en un second matériau différent du premier matériau; (g) la gravure, de et d'autre des seconds espaceurs, de la mince couche de diélectrique de grille, de la mince couche de silicium, et éventuellement d'une partie de la couche de germanium ou d'alliage SiGe; (h) la gravure latérale sélective de la couche de germanium ou d'alliage SiGe pour former un tunnel; (ï) facultativement, le remplissage du tunnel avec un matériau diélectrique solide; (j) l'élimination des seconds espaceurs pour découvrir sur la mince couche de silicium deux zones situées respectivement de part et d'autre des premiers espaceurs; et (k) la formation de et d'autre des premiers espaceurs de régions de source et de drain recouvrant, au moins en partie, lesdites zones.
Dans une première realisation de l'invention, la formation des régions de source et de drain comprend l'épitaxie sélective de silicium pour former de part et d'autre des premiers espaceurs des dépôts de silicium polycristallins précurseurs des futures régions de source et de drain, et recouvrant, au moins en partie, les zones découvertes de la mince couche de silicium, l'élimination du masque dur de grille et l'implantation d'un dopant dans les dépôts de silicium polycristallin pour former les régions de source et de drain.
Dans une seconde réalisation de l'invention, la formation des régions de source et de drain comprend le dépôt d'une couche épaisse de silicium polycristallin d'enrobage, la formation sur la couche épaisse de silicium polycristallin d'un masque de résine, la gravure de la couche épaisse, l'élimination du masque, le polissage mécano-chimique de la couche épaisse de silicium polycristallin jusqu'au niveau de la grille pour réaliser des parties destinées à former les futures régions de source et de drain coplanaires avec la grille et l'implantation de dopant dans ces parties restantes de la couche épaisse de silicium polycristallin pour former des régions de source et de drain recouvrant les zones découvertes de la mince couche de silicium. De préférence, le procédé de l'invention comprend avant l'étape de formation des premiers espaceurs, une étape d'implantation de dopant pour former des extensions des régions de source et de drain, et après formation des premiers espaceurs, une étape d'implantation de dopant (surdopage des régions de source et de drain).
Les alliages SiGe sont bien connus et on peut citer les alliages Si,_XGe. où 0 < x < 1 et les alliages Sil_X_yGeXCy où 0 < x < _0,95 et 0 < y < _0,05. De préférence, les alliages SiGe ont un taux relativement élevé en germanium (x>_0,1; de préférence 0,1 < _x < _0,3) pour une meilleure sélectivité de gravure par rapport au silicium et à Si02.
L'élimination sélective du germanium ou de l'alliage SiGe peut se faire par tout procédé connu, par exemple au moyen d'une chimie oxydante telle qu'une solution 40 ml HN03 70,70 + 20 ml H202 + 5 ml 0 ou par attaque plasma isotrope.
La suite de la description se réfère aux figures annexées représentent respectivement Figure 1 - une vue en coupe schématique d'une réalisation -MOSFET ayant des régions de source et de drain classiques; Figure 2 - une vue en coupe schématique d'une réalisation -MOSFET selon l'invention; Figure 3 - une vue en coupe schématique d'une autre réalisation d'un -MOSFET selon l'invention; Figures 4a à 4i - des vues schématiques en coupe des étapes principales d'un premier mode de réalisation du procédé de fabrication -MOSFET selon l'invention; Figures 5a à 5i - des vues schématiques en coupe des étapes principales d'un second mode de réalisation.
Bien que la description sera faite pour un transistor MOS à effet champ selon l'invention (SON-MOSFET), elle peut s'appliquer à tout autre dispositif semi-conducteur approprié.
la figure 2, on a représenté une première réalisation SON-MOSFET selon l'invention qui comprend, comme cela est classique, un corps en silicium 10 ayant une surface supérieure et des régions source et de drain 23, 24 définissant entre elles une région de canal. Comme cela est également classique, les régions de source et de drain comportent des extensions 13' situées dans la région canal. La surface supérieure du corps 10 est revêtue d'une mince couche d'un diélectrique de grille 14, par exemple Si02, et une grille en silicium polycristallin est formée au-dessus de la région de canal flanquée d'espaceurs 17, 18, par exemple en Si3N4 ou S'02. Enfin, structure est revêtue d'un matériau d'enrobage 26 et des contacts 25 sont prévus sur les régions de source et de drain 23, 24 et la grille 15.
La structure qui vient d'être décrite est une structure MOSFET classique.
Dans le cas du SON-MOSFET, une cavité remplie d'air ou une couche d'un matériau diélectrique solide approprié 22 ponte régions de source et de drain 23, 24 en dessous de la grille 15, de manière a isoler une mince couche de silicium 13 du reste du corps de silicium 10. Cette mince couche de silicium 13 constitue le canal du transistor.
La mince couche de silicium 13 a généralement une épaisseur de 1 à 50 nm.
L'épaisseur de la cavité remplie d'air ou de la couche matériau diélectrique solide 22 est de 1 à 50 nm, de préférence de l'ordre de 10 nm. Selon l'invention, la mince couche de silicium 13 constituant le canal a une aire supérieure à la couche de diélectrique de grille 14, de sorte que sa surface supérieure présente deux zones découvertes 13a s'étendant au-delà de la couche de diélectrique de grille 14, de part d'autre des espaceurs 17, 18.
Selon l'invention également, les régions de source drain 23, 24 comportent des prolongements 23a, 24a recouvrant respectivement chacun, au moins en partie, une des deux zones découvertes 3a de la mince couche de silicium 13.
Ainsi, même avec des épaisseurs extrêmement petites de la mince couche de silicium 13, on réalise un contact fiable et suffisant entre les régions de source et de drain 23, 24 et la mince couche silicium 13 constituant le canal, ce qui pourrait ne pas être le cas avec un simple contact latéral.
On a représenté à la figure 3 une autre réalisation d'un SON- MOSFET selon l'invention, ayant une structure planaire, est-à-dire que les surfaces supérieures des régions de source et de drain et de la grille sur lesquelles sont réalisés les contacts se trouvent dans un même plan.
Ce dispositif ne diffère du dispositif de la figure 2, outre la planarisation, que par le fait que la couche de matériau diélectrique ensevelie 22 s'étend sur toute la surface du corps de silicium 10, immédiatement en dessous des régions de source et de drain 23, 24.
On va maintenant décrire, en liaison avec les figures 4a 4i, un premier mode de mise en oeuvre du procédé de l'invention pour la fabrication d'un SON-MOSFET tel que représenté à la figure 2.
Comme le montre la figure 4a, on commence par déposer successivement, par épitaxie (par exemple par dépôt chimique en phase vapeur), sur un substrat de silicium 10, une couche de germanium ou d'alliage SiGe 12, d'épaisseur généralement comprise entre 1 et 50 nm et une mince couche de silicium 13, d'épaisseur de 1 à 50 nm.
On forme ensuite de manière classique, comme le montre la figure 4b, une couche d'oxyde de grille 14 (S102), puis sur cette couche d'oxyde de grille 14 une grille 15 en silicium polycristallin.
On peut alors éventuellement former, par implantation ionique classique, des zones faiblement dopées 13 dans la couche mince de silicium 17, zones qui serviront ultérieurement à former les extensions des régions de source et de drain.
Comme le montre la figure 4b, la surface supérieure de la grille 15 peut etre protégée par un masque dur 16, par exemple une couche d'oxynitrure de silicium, comme cela est bien connu, et on forme de manière connue sur les flancs opposés de la grille 15 et du masque dur 16 des premiers espaceurs 17, 18 en Si3N4.
forme alors, de manière classique, comme le montre la figure 4c, le long des premiers espaceurs 17, 18, des seconds espaceurs 19, 20 en S102* On grave alors, de chaque côté des seconds espaceurs 19, 20, comme le montre la figure 4d, par exemple au moyen d'un plasma, la couche d'oxyde de grille 14, la couche mince de silicium 13, et éventuellement une partie supérieure de la couche de Ge ou d'alliage SiGe 12.
A ce stade, on élimine sélectivement le matériau de la couche 12 pour former un tunnel 21, comme le montre la figure 4e. Bien que cela ne soit pas nécessaire, on peut combler le tunnel avec un matériau diélectrique solide approprié 22.
Comme le montre la figure 4f, on élimine alors les seconds espaceurs 19, 20 et les parties sous-jacentes de la couche d'oxyde de grille 14 pour découvrir sur la surface de la mince couche de silicium 13 deux zones 13a situées de part et d'autre des premiers espaceurs 17, 18.
Comme le montre la figure 4f, on élimine la couche de matériau diélectrique 22 de part et d'autre de la couche de silicium (désoxydation dans le cas d'une couche de Si02) afin de débuter l'épitaxie des régions source et de drain.
On procède alors classiquement, comme le montre la figure au dépôt sélectif de silicium (par exemple par croissance épitaxiale) de part et d'autre des premiers espaceurs 17, 18 de silicium polycristallin, de façon à former des dépôts de silicium polycristallin 23, 24 précurseur futures zones de source et de drain, comportant chacune un prolongement 23a, 24a recouvrant respectivement une des zones découvertes 13a de surface de la mince couche de silicium 13.
Après élimination du masque dur de grille 16, on procède a l'implantation de dopant dans les dépôts de silicium polycristallin 23, et dans la grille 15 (figure 4h).
L'achèvement du dispositif, tel que la formation de contacts et l'encapsulation éventuelle 26, s'effectue de manière tout à fait classique (figure 4i).
On a représenté, aux figures 5a à 5i, un deuxième mode de réalisation du procédé de l'invention qui permet d'obtenir un MOSFET selon l'invention à structure planaire tel que représenté à la figure 3.
Les étapes du procédé jusqu'à l'élimination de la couche de Ge ou d'alliage SiGe représentées aux figures 5a à 5e, sont identiques à celles décrites en liaison avec les figures 4a à 4e, si ce n'est que le matériau constituant les premiers espaceurs 17, 18 est du Si02 et celui des seconds espaceurs 19, 20 est du Si3N4.
Après formation du tunnel 21, on réalise une couche de matériau diélectrique 22 remplissant le tunnel et recouvrant les jonctions de la surface principale du substrat où seront formées ultérieurement les régions de source et de drain (figure 5f). Comme le montre-la figure 5g, on recouvre l'ensemble de la structure d'une couche épaisse de silicium polycristallin 27, puis d'un masque de résine 28. La couche épaisse de silicium polycristallin 27 est alors gravée de manière classique au moyen du masque de résine à dimension et la géométrie voulues.
Sur la figure 5g, on a représenté l'isolement latéral 11, afin donner une référence pour la gravure de la couche de silicium polycristallin 27. Pour des raisons de simplification, on n'a pas représente cette isolement 11 sur les autres figures.
Après enlèvement du masque de résine 28, on procède alors à un polissage mécano-chimique classique de la couche épaisse de silicium polycristallin 27 jusqu'à enlèvement complet du masque dur de grille 16, de manière à réaliser des régions du silicium polycristallin 23, 24, destinées à former les futures régions de source et de drain ayant des prolongements 23a, 24a qui recouvrent les zones découvertes 13a de mince couche de silicium 13. On procède alors à une implantation classique dopants pour réaliser les régions de source et de drain et grille.
structure obtenue est une structure planaire, c'est-à-dire les surfaces supérieures des régions 23, 24 et de la grille 15 sont situées dans un meure plan.
Comme le montre la figure 5i, le dispositif est achevé comme précédemment par formation classique de contacts 25 et d'une encapsulation 26.
dispositifs, en particulier les dispositifs planaires, selon l'invention dont la structure est voisine de celle des dispositifs SOI fabriqués en utilisant un substrat de silicium sur isolant, et leurs procédés de fabrication, présentent de nombreux avantages par rapport à ces dispositifs SOI.
Tout d'abord, ils ne nécessitent pas l'emploi d'un substrat SOI coûteux qui le plus souvent nécessite une étape d'amincissement l'épaissseur du silicium.
La couche de silicium dans les procédés de l'invention étant formée par épitaxie peut avoir une épaisseur arbitrairement mince.
Le procédé de l'invention permet des épaisseurs très minces de couche de matériau diélectrique ensevelie (ou en matériau solide), de l'ordre de quelques nanomètres par rapport aux centaines de nanomètres pour les conventionnels, ce qui présente un avantage point de vue de la suppression des effets de canaux courts.
obtient un meilleur contact thermique entre canal et le substrat, grace à la couche de matériau diélectrique ensevelie et aussi grâce au fait que cette couche ne déborde pas de la zone grille.
supprime le lien entre l'épaisseur de la mince couche de silicium la profondeur des jonctions diminuant ainsi résistances séries.
On peut encore, grâce à la réoxydation de la face arrière de la mince couche de silicium constituant le canal (après élimination de la couche Ge ou SiGe), obtenir un très bon état de surface canal/isolant.
Enfin, on supprime les problèmes de sélectivité la gravure de Si par rapport à Si02 qui, dans un substrat SOI conventionnel, peuvent conduire au perçage de la mince couche d'oxyde sous les regions de source et de drain.
Claims (10)
1. Dispositif semi-conducteur comprenant un corps de silicium (10) dans lequel sont formées des régions de source et de drain (23, 24) définissant entre elles une région de canal, une mince couche de diélectrique de grille (14) sur la région de canal et une grille (15) sur la mince couche de diélectrique de grille, une couche ensevelie d'un matériau diélectrique (22) et une mince couche de silicium (13) s'étendant entre les régions de source et de drain et comprise entre la couche de matériau diélectrique ensevelie (22) et la couche de diélectrique de grille (14), caractérisé en ce que cette mince couche de silicium (13) a une aire supérieure à celle de la couche de diélectrique de grille (14) de sorte que sa surface supérieure comporte deux zones opposées (13a) qui s'étendent au- delà de la couche de diélectrique de grille (14) et en ce que les régions de source et de drain (23, 24) recouvrent respectivement chacune, au moins en partie, une desdites zones opposées (13a).
2. Dispositif selon la revendication 1, caractérisé en ce que la couche de matériau diélectrique ensevelie (22) s'étend entre les régions source et de drain (23, 24).
3. Dispositif selon la revendication 1, caractérisé en ce que couche de matériau diélectrique ensevelie (22) s'étend sur toute la surface du corps de silicium (10) en dessous des régions de source et de drain 24).
4. Dispositif selon l'une quelconque des revendications 1 à caractérisé en ce qu'il a une structure planaire.
5. Dispositif selon l'une quelconque des revendications 1 à caractérisé en ce que la couche de matériau diélectrique ensevelie (22) est une cavité remplie d'air.
6. Dispositif selon l'une quelconque des revendications 1 à 4, caractérisé en ce que la couche de matériau diélectrique ensevelie (22) un matériau solide.
7. Dispositif selon l'une quelconque des revendications 1 à caractérisé en ce que le dispositif est un transistor.
8. Procédé de fabrication d'un dispositif selon la revendication 1, caractérisé en ce qu'il comprend (a) la formation sur une surface principale d'un corps de silicium (10) d'une couche de germanium ou d'alliage SiGe (12); (b) la formation sur la couche de germanium ou d'alliage SiGe (12) d'une mince couche de silicium (13); (c) la formation sur la mince couche de silicium 13) d'une mince couche de diélectrique de grille (14); (d) la formation sur la couche de diélectrique grille (14) d'une grille (15) et du masque dur (16) sur la grille; (e) la formation sur deux côtés opposés de grille (15) et du masque dur (16) de premiers espaceurs (17, 18) en un premier matériau; (f) la formation le long des premiers espaceurs (17, 18) de seconds espaceurs (19, 20) en un second matériau different du premier matériau; (g) la gravure, de part et d'autre des seconds espaceurs (19, 20) de la couche de diélectrique de grille (14), de la mince couche de silicium (13) et éventuellement d'une partie de la couche de germanium ou alliage SiGe 12); (h) la gravure sélective de la couche de germanium ou d'alliage SiGe 12) pour former un tunnel (21); (i) facultativement, le remplissage du tunnel (21) avec un matériau diélectrique solide (22); (j) l'élimination des seconds espaceurs (19, pour découvrir sur mince couche de silicium (13) deux zones (13a) situées respectivement de part et d'autre des premiers espaceurs (17, 18); et (k) la formation de part et d'autre des premiers espaceurs (17, 18) de régions de source et de drain (23, 24; 23a, 24a) recouvrant, au moins en partie, lesdites zones (13a).
9. Procédé selon la revendication 8, caractérisé en ce que la formation des régions de source et de drain (23, 24) comprend le dépôt de silicium polycristallin par épitaxie sélective pour former de part et d'autre des premiers espaceurs (17, 18) des dépôts de silicium polycristallin précurseurs des futures régions de source et de drain recouvrant, au moins en partie, les zones découvertes (13a) de la mince couche de silicium (13), l'élimination du masque dur de grille 16 l'implantation de dopant dans les dépôts de silicium polycristallin pour réaliser les régions source et de drain.
10. Procédé selon la revendication 8, caractérisé en ce que formation des régions de source et de drain comprend le dépôt d'une couche épaisse de silicium polycristallin d'enrobage (27), la formation la couche épaisse de silicium polycristallin (27) d'un masque de résine (28), la gravure de la couche épaisse de silicium polycristallin (27) moyen du masque à la forme et à la dimension voulues, l'élimination du masque de résine (28), le polissage mécano-chimique de la couche épaisse de silicium (23) jusqu'au niveau de la grille (15) pour réaliser dans la couche épaisse de silicium polycristallin (23) des parties (23, 24) destinées à former de futures régions de source et de drain coplanaires avec la grille et l'implantation d'un dopant dans lesdites parties (23, 24) pour former les régions de source et de drain.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9912308A FR2799307B1 (fr) | 1999-10-01 | 1999-10-01 | Dispositif semi-conducteur combinant les avantages des architectures massives et soi, procede de fabrication |
| EP00966241A EP1218942A1 (fr) | 1999-10-01 | 2000-09-29 | Dispositif semi-conducteur combinant les avantages des architectures massives et soi, et procede de fabrication |
| PCT/FR2000/002710 WO2001026160A1 (fr) | 1999-10-01 | 2000-09-29 | Dispositif semi-conducteur combinant les avantages des architectures massives et soi, et procede de fabrication |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9912308A FR2799307B1 (fr) | 1999-10-01 | 1999-10-01 | Dispositif semi-conducteur combinant les avantages des architectures massives et soi, procede de fabrication |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2799307A1 true FR2799307A1 (fr) | 2001-04-06 |
| FR2799307B1 FR2799307B1 (fr) | 2002-02-15 |
Family
ID=9550508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9912308A Expired - Fee Related FR2799307B1 (fr) | 1999-10-01 | 1999-10-01 | Dispositif semi-conducteur combinant les avantages des architectures massives et soi, procede de fabrication |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP1218942A1 (fr) |
| FR (1) | FR2799307B1 (fr) |
| WO (1) | WO2001026160A1 (fr) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6964911B2 (en) * | 2003-09-23 | 2005-11-15 | Freescale Semiconductor, Inc. | Method for forming a semiconductor device having isolation regions |
| US7015147B2 (en) * | 2003-07-22 | 2006-03-21 | Sharp Laboratories Of America, Inc. | Fabrication of silicon-on-nothing (SON) MOSFET fabrication using selective etching of Si1-xGex layer |
| JP2006108206A (ja) * | 2004-10-01 | 2006-04-20 | Seiko Epson Corp | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 |
| US7078298B2 (en) * | 2003-05-20 | 2006-07-18 | Sharp Laboratories Of America, Inc. | Silicon-on-nothing fabrication process |
| WO2007027924A1 (fr) * | 2005-08-31 | 2007-03-08 | Spinnaker Semiconductor, Inc. | Dispositif en silicium-sur-rien a barriere schottky a source/drain metallique et procede associe |
| US7256077B2 (en) * | 2004-05-21 | 2007-08-14 | Freescale Semiconductor, Inc. | Method for removing a semiconductor layer |
| US7541258B2 (en) | 2004-12-01 | 2009-06-02 | Seiko Epson Corporation | Method of manufacturing semiconductor substrate and method of manufacturing semiconductor device |
| WO2011061163A1 (fr) * | 2009-11-18 | 2011-05-26 | International Business Machines Corporation | Dispositifs à semi-conducteur extrêmement minces sans implantation |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020142526A1 (en) * | 2001-03-30 | 2002-10-03 | International Business Machines Corporation | Structures and methods to minimize plasma charging damage in silicon on insulator devices |
| FR2865850B1 (fr) | 2004-02-03 | 2006-08-04 | St Microelectronics Sa | Procede de realisation d'un transistor a effet de champ et transistor ainsi obtenu |
| JP2008547238A (ja) * | 2005-06-30 | 2008-12-25 | フリースケール セミコンダクター インコーポレイテッド | 半導体構造を形成する方法 |
| FR2897202B1 (fr) * | 2006-02-08 | 2008-09-12 | St Microelectronics Crolles 2 | Transistor mos a barriere de schottky sur film semi-conducteur entierement appauvri et procede de fabrication d'un tel transistor. |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020582A (ja) * | 1983-07-14 | 1985-02-01 | Nec Corp | Ｍｉｓトランジスタ及びその製造方法 |
| JPH0685259A (ja) * | 1992-07-16 | 1994-03-25 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US5405795A (en) * | 1994-06-29 | 1995-04-11 | International Business Machines Corporation | Method of forming a SOI transistor having a self-aligned body contact |
| FR2750534A1 (fr) * | 1996-06-27 | 1998-01-02 | Commissariat Energie Atomique | Transistor et procede de realisation d'un transistor a contacts et a isolation de champ auto-alignes |
| US5773331A (en) * | 1996-12-17 | 1998-06-30 | International Business Machines Corporation | Method for making single and double gate field effect transistors with sidewall source-drain contacts |
-
1999
- 1999-10-01 FR FR9912308A patent/FR2799307B1/fr not_active Expired - Fee Related
-
2000
- 2000-09-29 EP EP00966241A patent/EP1218942A1/fr not_active Withdrawn
- 2000-09-29 WO PCT/FR2000/002710 patent/WO2001026160A1/fr not_active Application Discontinuation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020582A (ja) * | 1983-07-14 | 1985-02-01 | Nec Corp | Ｍｉｓトランジスタ及びその製造方法 |
| JPH0685259A (ja) * | 1992-07-16 | 1994-03-25 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US5405795A (en) * | 1994-06-29 | 1995-04-11 | International Business Machines Corporation | Method of forming a SOI transistor having a self-aligned body contact |
| FR2750534A1 (fr) * | 1996-06-27 | 1998-01-02 | Commissariat Energie Atomique | Transistor et procede de realisation d'un transistor a contacts et a isolation de champ auto-alignes |
| US5773331A (en) * | 1996-12-17 | 1998-06-30 | International Business Machines Corporation | Method for making single and double gate field effect transistors with sidewall source-drain contacts |
Non-Patent Citations (5)
| Title |
|---|
| "MOS TRANSISTORS WITH BOTTOM-ISOLATED SOURCE/DRAIN REGIONS", RESEARCH DISCLOSURE,GB,INDUSTRIAL OPPORTUNITIES LTD. HAVANT, no. 398, 1 June 1997 (1997-06-01), pages 378 - 379, XP000726504, ISSN: 0374-4353 * |
| HWANG J M ET AL: "ULTRA-THIN FILM SOI/CMOS WITH SELECTIVE-EPI SOURCE/DRAIN FOR LOW SERIES RESISTANCE, HIGH DRIVE CURRENT", SYMPOSIUM ON VLSI TECHNOLOGY,US,NEW YORK, IEEE, vol. SYMP. 14, 7 June 1994 (1994-06-07), pages 33 - 34, XP000498570, ISBN: 0-7803-1922-2 * |
| JURCZAK M ET AL: "SON (silicon on nothing)-a new device architecture for the ULSI era", SYMPOSIUM ON VLSI TECHNOLOGY,US,NEW YORK, NY: IEEE, 14 June 1999 (1999-06-14), pages 29 - 30-30, XP002133376, ISBN: 0-7803-5438-9 * |
| PATENT ABSTRACTS OF JAPAN vol. 009, no. 136 (E - 320) 12 June 1985 (1985-06-12) * |
| PATENT ABSTRACTS OF JAPAN vol. 018, no. 340 (E - 1569) 27 June 1994 (1994-06-27) * |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078298B2 (en) * | 2003-05-20 | 2006-07-18 | Sharp Laboratories Of America, Inc. | Silicon-on-nothing fabrication process |
| US7015147B2 (en) * | 2003-07-22 | 2006-03-21 | Sharp Laboratories Of America, Inc. | Fabrication of silicon-on-nothing (SON) MOSFET fabrication using selective etching of Si1-xGex layer |
| US6964911B2 (en) * | 2003-09-23 | 2005-11-15 | Freescale Semiconductor, Inc. | Method for forming a semiconductor device having isolation regions |
| US7256077B2 (en) * | 2004-05-21 | 2007-08-14 | Freescale Semiconductor, Inc. | Method for removing a semiconductor layer |
| JP2006108206A (ja) * | 2004-10-01 | 2006-04-20 | Seiko Epson Corp | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 |
| US7541258B2 (en) | 2004-12-01 | 2009-06-02 | Seiko Epson Corporation | Method of manufacturing semiconductor substrate and method of manufacturing semiconductor device |
| WO2007027924A1 (fr) * | 2005-08-31 | 2007-03-08 | Spinnaker Semiconductor, Inc. | Dispositif en silicium-sur-rien a barriere schottky a source/drain metallique et procede associe |
| WO2011061163A1 (fr) * | 2009-11-18 | 2011-05-26 | International Business Machines Corporation | Dispositifs à semi-conducteur extrêmement minces sans implantation |
| US8304301B2 (en) | 2009-11-18 | 2012-11-06 | International Business Machines Corporation | Implant free extremely thin semiconductor devices |
| US8710588B2 (en) | 2009-11-18 | 2014-04-29 | International Business Machines Corporation | Implant free extremely thin semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1218942A1 (fr) | 2002-07-03 |
| FR2799307B1 (fr) | 2002-02-15 |
| WO2001026160A1 (fr) | 2001-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1837916B1 (fr) | Procédé de réalisation d'un transistor à canal comprenant du germanium | |
| EP1091417A1 (fr) | Procédé fabrication d'un dispositif semi-conducteur à grille enveloppante et dispositif obtenu | |
| EP0426250B1 (fr) | Procédé pour fabriquer un dispositif à transistors MIS ayant une grille débordant sur les portions des régions de source et de drain faiblement dopées | |
| FR2838238A1 (fr) | Dispositif semiconducteur a grille enveloppante encapsule dans un milieu isolant | |
| EP0426251A1 (fr) | Procédé pour fabriquer un dispositif à transistors MIS ayant une électrode de grille en forme de "T" inversé | |
| FR2795555A1 (fr) | Procede de fabrication d'un dispositif semi-conducteur comprenant un empilement forme alternativement de couches de silicium et de couches de materiau dielectrique | |
| FR2838237A1 (fr) | Procede de fabrication d'un transistor a effet de champ a grille isolee a canal contraint et circuit integre comprenant un tel transistor | |
| EP2096676A1 (fr) | Procédé de fabrication d'un dispositif semi-conducteur à grille enterrée et circuit intégré correspondant. | |
| FR2823009A1 (fr) | Procede de fabrication d'un transistor vertical a grille isolee a faible recouvrement de la grille sur la source et sur le drain, et circuit integre comportant un tel transistor | |
| FR2812764A1 (fr) | Procede de fabrication d'un substrat de type substrat-sur- isolant ou substrat-sur-vide et dispositif obtenu | |
| EP2323160A1 (fr) | Procédé de réalisation de transistors à effet de champs avec une contre-électrode et dispositif semi-conducteur | |
| WO2001001477A1 (fr) | Procede de gravure laterale par trous pour fabriquer des dispositifs semi-conducteurs | |
| FR2823010A1 (fr) | Procede de fabrication d'un transistor vertical a grille isolee a quadruple canal de conduction, et circuit integre comportant un tel transistor | |
| FR2799307A1 (fr) | Dispositif semi-conducteur combinant les avantages des architectures massives et soi, procede de fabrication | |
| FR2806833A1 (fr) | Procede de fabrication d'un transistor mos a deux grilles, dont l'une est enterree, et transistor correspondant | |
| EP0190243B1 (fr) | Procede de fabrication d'un circuit integre de type mis | |
| WO2000057480A1 (fr) | Nouveau dispositif semi-conducteur combinant les avantages des architectures massive et soi, et procede de fabrication | |
| EP1433206B1 (fr) | Transistor a un electron et a canal vertical, et procedes de realisation d'un tel transistor | |
| EP3401953A1 (fr) | Puce à transistors nmos et pmos contraints | |
| EP1407486B1 (fr) | Procede de fabrication d'un transistor sur un substrat soi | |
| WO2006070154A1 (fr) | Structure amelioree de transistor sur film mince semi-conducteur | |
| WO2007017613A1 (fr) | Procede de fabrication d'un transistor a nanodoigts semiconducteurs paralleles | |
| EP4006997B1 (fr) | Procédé de réalisation d'un dispositif quantique | |
| EP1968106B1 (fr) | Procédé de fabrication d'un transistor à effet de champ à grilles auto-alignées | |
| EP4386812A1 (fr) | Procédé de fabrication d'un dispositif semiconducteur |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20070629 |