JPH0451068B2 - - Google Patents
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- JPH0451068B2 JPH0451068B2 JP60052608A JP5260885A JPH0451068B2 JP H0451068 B2 JPH0451068 B2 JP H0451068B2 JP 60052608 A JP60052608 A JP 60052608A JP 5260885 A JP5260885 A JP 5260885A JP H0451068 B2 JPH0451068 B2 JP H0451068B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
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Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は、高いゲート破壊耐圧を有する
MOSFETのゲート絶縁膜形成方法に関するもの
である。
MOSFETのゲート絶縁膜形成方法に関するもの
である。
＜発明の概要＞
最初にゲート絶縁膜を熱酸化により形成する。
その後、チツプのフイールド領域の保護膜として
酸素ドープ半絶縁性多結晶シリコンを被着する。
MOSFET領域に被着した酸素ドープ半絶縁性多
結晶シリコン膜はエツチングにより除去する。さ
らに、MOSFETの領域以外のフイールド領域に
は、電極との絶縁分離のためにCVD法のSiO2膜
を厚く形成する。その際、MOSFET領域の熱酸
化SiO2（ゲート酸化膜）とCVD法によるSiO2とを
分離するためシリコン窒化膜を使う。
その後、チツプのフイールド領域の保護膜として
酸素ドープ半絶縁性多結晶シリコンを被着する。
MOSFET領域に被着した酸素ドープ半絶縁性多
結晶シリコン膜はエツチングにより除去する。さ
らに、MOSFETの領域以外のフイールド領域に
は、電極との絶縁分離のためにCVD法のSiO2膜
を厚く形成する。その際、MOSFET領域の熱酸
化SiO2（ゲート酸化膜）とCVD法によるSiO2とを
分離するためシリコン窒化膜を使う。
＜発明の背景＞
本発明は、電力用トライアツクのオンオフ制御
のために使用される点弧用SSR（Solid−State
Relay）の受光側のプレーナ型ホトトライアツク
のうち、ゼロクロス機能を有するモノリシツク半
導体装置に適用される。さらに、ホトトライアツ
クチツプにゼロクロス機能を付加する手段とし
て、MOSFETをチツプに内蔵させる製造方法に
関するものである。さらに、ホトトライアツクチ
ツプは、AC100V用、AC200V用等用途に応じて
要求されるブレイクオーバー電圧が異なるが、本
発明は定格ブレイクオーバー電圧600Vの
AC200V用のチツプに内蔵するMOSFETに適用
される。定格ブレイクオーバー電圧はそのまま
MOSゲートに印加される。本発明は、600V以上
のゲート破壊電圧を有するMOSFETのゲート絶
縁膜形成に関するものである。
のために使用される点弧用SSR（Solid−State
Relay）の受光側のプレーナ型ホトトライアツク
のうち、ゼロクロス機能を有するモノリシツク半
導体装置に適用される。さらに、ホトトライアツ
クチツプにゼロクロス機能を付加する手段とし
て、MOSFETをチツプに内蔵させる製造方法に
関するものである。さらに、ホトトライアツクチ
ツプは、AC100V用、AC200V用等用途に応じて
要求されるブレイクオーバー電圧が異なるが、本
発明は定格ブレイクオーバー電圧600Vの
AC200V用のチツプに内蔵するMOSFETに適用
される。定格ブレイクオーバー電圧はそのまま
MOSゲートに印加される。本発明は、600V以上
のゲート破壊電圧を有するMOSFETのゲート絶
縁膜形成に関するものである。
＜従来の技術＞
AC200V系用ゼロクロス型ホトトライアツクの
ゲート絶縁膜形成方法としての従来技術はみあた
らないが、近い技術として、MOS−ICのゲート
絶縁膜形成方法としての酸素ドープ多結晶シリコ
ン膜の局所酸化法がある。そのプロセスを第２図
に示す。この方法は、シリコンウエハ１０に対す
る拡散工程完了後、半導体基板表面のSiO2膜を
全面除去し、その後、酸素ドープ多結晶シリコン
膜１１と気相成長によるSiO2膜（以下CVDSiO2
膜と略す）１２とを連続して被着する。その後、
ホトエツチング及びウエツトエツチングによつて
選択的にCVD SiO2１２を除去する。しかる後
に、熱酸化を施すことによつて、CVD SiO2１２
の窓開けを行つた領域の酸素ドープ多結晶シリコ
ン膜１１を酸化しSiO2膜に変化させる。これを
MOSのゲート絶縁膜（符号１３で示す）として
使用するのである。一方、CVD SiO2膜１２の窓
開けを行つていない領域は、CVD SiO2膜１２の
厚みのために酸化が進行せず、酸素ドープ多結晶
シリコン膜１１が残るため、そのパツシベーシヨ
ン効果が保存される。
ゲート絶縁膜形成方法としての従来技術はみあた
らないが、近い技術として、MOS−ICのゲート
絶縁膜形成方法としての酸素ドープ多結晶シリコ
ン膜の局所酸化法がある。そのプロセスを第２図
に示す。この方法は、シリコンウエハ１０に対す
る拡散工程完了後、半導体基板表面のSiO2膜を
全面除去し、その後、酸素ドープ多結晶シリコン
膜１１と気相成長によるSiO2膜（以下CVDSiO2
膜と略す）１２とを連続して被着する。その後、
ホトエツチング及びウエツトエツチングによつて
選択的にCVD SiO2１２を除去する。しかる後
に、熱酸化を施すことによつて、CVD SiO2１２
の窓開けを行つた領域の酸素ドープ多結晶シリコ
ン膜１１を酸化しSiO2膜に変化させる。これを
MOSのゲート絶縁膜（符号１３で示す）として
使用するのである。一方、CVD SiO2膜１２の窓
開けを行つていない領域は、CVD SiO2膜１２の
厚みのために酸化が進行せず、酸素ドープ多結晶
シリコン膜１１が残るため、そのパツシベーシヨ
ン効果が保存される。
＜発明が解決しようとする問題点＞
従来法では、酸素ドープ多結晶シリコン膜１１
の被着後に熱酸化を行うため、高温（Ｔ＝1100℃
以上）の処理では、酸素ドープ多結晶シリコン膜
１１中のシリコン粒径が変化し、パツシベーシヨ
ン効果の低下やPN接合のリーク電流が増大する
などの併害があつた。そのため、ゲート酸化は低
温（Ｔ＝1100℃以下）、短時間（30min以下）に
限定され、酸化膜厚としてはせいぜい2000〜3000
Åが上限であつた。
の被着後に熱酸化を行うため、高温（Ｔ＝1100℃
以上）の処理では、酸素ドープ多結晶シリコン膜
１１中のシリコン粒径が変化し、パツシベーシヨ
ン効果の低下やPN接合のリーク電流が増大する
などの併害があつた。そのため、ゲート酸化は低
温（Ｔ＝1100℃以下）、短時間（30min以下）に
限定され、酸化膜厚としてはせいぜい2000〜3000
Åが上限であつた。
ゲート絶縁破壊電圧を高める必要のある
MOSFETは、ゲート絶縁膜厚を厚くできないの
は致命的である。
MOSFETは、ゲート絶縁膜厚を厚くできないの
は致命的である。
本発明は上述のような点に鑑みて、高いゲート
破壊電圧を有するMOSFETのゲート絶縁膜形成
方法を提供することを目的とする。
破壊電圧を有するMOSFETのゲート絶縁膜形成
方法を提供することを目的とする。
＜問題点を解決するための手段＞
まず、MOSFETのゲート絶縁膜としてSiO2膜
を熱酸化により形成する。その後、選択エツチン
グによつてMOSFET領域以外の表面SiO2膜を除
去し、表面に酸素ドープ半絶縁性多結晶シリコン
膜を被着する。そしてさらにその後、MOSFET
領域の酸素ドープ半絶縁性多結晶シリコン膜を除
去して、フイールド領域の酸素ドープ半絶縁性多
結晶シリコン膜上にさらにシリコン窒化膜及び
CVD法によるSiO2膜を形成する。
を熱酸化により形成する。その後、選択エツチン
グによつてMOSFET領域以外の表面SiO2膜を除
去し、表面に酸素ドープ半絶縁性多結晶シリコン
膜を被着する。そしてさらにその後、MOSFET
領域の酸素ドープ半絶縁性多結晶シリコン膜を除
去して、フイールド領域の酸素ドープ半絶縁性多
結晶シリコン膜上にさらにシリコン窒化膜及び
CVD法によるSiO2膜を形成する。
＜作用＞
上記プロセスにより、酸素ドリープ半絶縁性多
結晶シリコン膜の非存在下で、ゲート絶縁酸化膜
が形成され、容易にその膜厚を厚くすることが可
能となる。また、その後のCVD法によるSiO2膜
は電極との絶縁分離作用を果すとともに、シリコ
ン窒化膜は上記ゲート絶縁酸化膜としての熱酸化
SiO2とを分離することとなる。
結晶シリコン膜の非存在下で、ゲート絶縁酸化膜
が形成され、容易にその膜厚を厚くすることが可
能となる。また、その後のCVD法によるSiO2膜
は電極との絶縁分離作用を果すとともに、シリコ
ン窒化膜は上記ゲート絶縁酸化膜としての熱酸化
SiO2とを分離することとなる。
＜実施例＞
本発明のゲート絶縁膜形成法における具体的な
プロセス例を第１図に示す。ここではｎ型半導体
基板（ウエハ）１内に、拡散によつてＰウエル領
域２及びｎ型の各ソース領域３とドレイン領域４
を形成している。このような拡散工程の完了後、
まずMOSFET領域のSiO2膜５を選択エツチング
により除去し、熱酸化によつてゲート絶縁膜とし
てのSiO2膜（tox＝1.2μm）６をこの段階で形成
する。次に、MOSFET領域以外のフイールド領
域のSiO2膜６を選択エツチングにより除去する。
そして、保護膜として酸素ドープ半絶縁性多結晶
シリコン膜（酸素濃度15〜35atm％ ｔ＝2000
Å）７を減圧気相成長法によつて被着し、
MOSFET領域の酸素ドープ半絶縁性多結晶シリ
コン膜７をCF4ガスによるプラズマエツチングに
よつて選択的に除去する。このとき、下地の
SiO2膜（ゲート絶縁膜）６のエツチングレート
に対して、酸素ドープ半絶縁性多結晶シリコン７
のエツチングレートは十分大きく、一般的な光セ
ンサによる終点検出法によりエツチングを終了す
れば、オーバーエツチングによる下地SiO2膜６
の膜厚減少は無視できる。
プロセス例を第１図に示す。ここではｎ型半導体
基板（ウエハ）１内に、拡散によつてＰウエル領
域２及びｎ型の各ソース領域３とドレイン領域４
を形成している。このような拡散工程の完了後、
まずMOSFET領域のSiO2膜５を選択エツチング
により除去し、熱酸化によつてゲート絶縁膜とし
てのSiO2膜（tox＝1.2μm）６をこの段階で形成
する。次に、MOSFET領域以外のフイールド領
域のSiO2膜６を選択エツチングにより除去する。
そして、保護膜として酸素ドープ半絶縁性多結晶
シリコン膜（酸素濃度15〜35atm％ ｔ＝2000
Å）７を減圧気相成長法によつて被着し、
MOSFET領域の酸素ドープ半絶縁性多結晶シリ
コン膜７をCF4ガスによるプラズマエツチングに
よつて選択的に除去する。このとき、下地の
SiO2膜（ゲート絶縁膜）６のエツチングレート
に対して、酸素ドープ半絶縁性多結晶シリコン７
のエツチングレートは十分大きく、一般的な光セ
ンサによる終点検出法によりエツチングを終了す
れば、オーバーエツチングによる下地SiO2膜６
の膜厚減少は無視できる。
その後、減圧気相成長法によつてシリコン窒化
膜（ｔ＝1000Å）８を被着し、連続して、電極配
線による絶縁破壊防止のためのCVDSiO2膜９を
被着する。シリコン窒化膜８は、熱酸化による
SiO2膜（ゲート絶縁膜）６とCVDSiO2膜９との
電気的絶縁を行ない、またMOSFET以外の領域
の保護膜となる。次に、ホトエツチングとウエツ
トエツチング（いわゆるバツフアエツチヤント
HF：NH4F＝１：４など）によつて、MOSFET
領域のCVDSiO2膜９を除去する。このとき、下
地のシリコン窒化膜８のエツチングレートは極め
て小さい（15Å／min）ので、膜厚の減少はほ
とんど生じない。続いて、プラズマエツチングに
よりシリコン窒化膜８を除去する。ここでもエツ
チングレートの差により、下地の熱酸化による
SiO2膜６の膜厚減少は問題にならない。
膜（ｔ＝1000Å）８を被着し、連続して、電極配
線による絶縁破壊防止のためのCVDSiO2膜９を
被着する。シリコン窒化膜８は、熱酸化による
SiO2膜（ゲート絶縁膜）６とCVDSiO2膜９との
電気的絶縁を行ない、またMOSFET以外の領域
の保護膜となる。次に、ホトエツチングとウエツ
トエツチング（いわゆるバツフアエツチヤント
HF：NH4F＝１：４など）によつて、MOSFET
領域のCVDSiO2膜９を除去する。このとき、下
地のシリコン窒化膜８のエツチングレートは極め
て小さい（15Å／min）ので、膜厚の減少はほ
とんど生じない。続いて、プラズマエツチングに
よりシリコン窒化膜８を除去する。ここでもエツ
チングレートの差により、下地の熱酸化による
SiO2膜６の膜厚減少は問題にならない。
こうして、合計２回のプラズマエツチングによ
る熱酸化によるSiO2膜６の膜厚減少を５％以下
に抑えることは容易である。この後、熱処理（Ｔ
＝1000℃）、電極形成の工程を行うが、一般的な
ので省略する。なお、上記ゲート絶縁膜の形成方
法において、MOSFET領域上の減圧気相成長法
によるシリコン窒化膜８を保存し、熱酸化による
SiO2膜６との２層構造としてもよい。すなわち、
シリコン窒化膜８はゲート絶縁膜の一部として使
用できる。また、シリコン窒化膜８の下の保護膜
７は、酸素ドープ半絶縁性多結晶シリコン膜のみ
の場合について述べたが、いわゆるポリシリコン
膜との２層構造、またはそれらを多層に積み重ね
た場合についても工程は基本的には同様である。
る熱酸化によるSiO2膜６の膜厚減少を５％以下
に抑えることは容易である。この後、熱処理（Ｔ
＝1000℃）、電極形成の工程を行うが、一般的な
ので省略する。なお、上記ゲート絶縁膜の形成方
法において、MOSFET領域上の減圧気相成長法
によるシリコン窒化膜８を保存し、熱酸化による
SiO2膜６との２層構造としてもよい。すなわち、
シリコン窒化膜８はゲート絶縁膜の一部として使
用できる。また、シリコン窒化膜８の下の保護膜
７は、酸素ドープ半絶縁性多結晶シリコン膜のみ
の場合について述べたが、いわゆるポリシリコン
膜との２層構造、またはそれらを多層に積み重ね
た場合についても工程は基本的には同様である。
以上のようなプロセスであつて、先にゲート絶
縁膜６としてSiO2膜を熱酸化により形成するの
で、ゲート酸化膜６の膜厚を厚くできる。例え
ば、tpx＝1.2μmで、ゲート絶縁破壊電圧は200V
程度となつた。
縁膜６としてSiO2膜を熱酸化により形成するの
で、ゲート酸化膜６の膜厚を厚くできる。例え
ば、tpx＝1.2μmで、ゲート絶縁破壊電圧は200V
程度となつた。
参考までに、上記プロセスを経て作成されたゼ
ロクロス型ホトトライアツクチツプの断面構造を
第３図に、また、その等価回路を第４図に示す。
第３図において第１図と同一部分は（ ）書きで
示している。また、第４図の符号は第３図と対応
している。
ロクロス型ホトトライアツクチツプの断面構造を
第３図に、また、その等価回路を第４図に示す。
第３図において第１図と同一部分は（ ）書きで
示している。また、第４図の符号は第３図と対応
している。
図において、
２１(1)：ｎ型半導体基板、
２２：抵抗RGK拡散領域、２３：Ｐゲート拡散
領域、２４：カソード拡散領域、２５：アノード
拡散領域、 ２６(2)：Ｐウエル拡散領域、２７(3)：ソース拡
散領域、２８(4)：ドレイン拡散領域、２９(6)：
MOSゲート絶縁膜（熱酸化によるSiO2膜）、３０
(7)：酸素ドープ半絶縁性多結晶シリコン膜、３１
(8)：シリコン窒化膜、３２(9)：CVDSiO2膜、 ３３：MOSゲート電極、３４：ドレイン電極、
３５：ソース電極、３６：アノード電極（T2電
極）、３７：カソード電極（T1電極）、３８：
MOSゲード配線 である。
領域、２４：カソード拡散領域、２５：アノード
拡散領域、 ２６(2)：Ｐウエル拡散領域、２７(3)：ソース拡
散領域、２８(4)：ドレイン拡散領域、２９(6)：
MOSゲート絶縁膜（熱酸化によるSiO2膜）、３０
(7)：酸素ドープ半絶縁性多結晶シリコン膜、３１
(8)：シリコン窒化膜、３２(9)：CVDSiO2膜、 ３３：MOSゲート電極、３４：ドレイン電極、
３５：ソース電極、３６：アノード電極（T2電
極）、３７：カソード電極（T1電極）、３８：
MOSゲード配線 である。
以上、ゼロクロス型ホトトライアツクチツプの
ゲート絶縁膜形成方法について説明したが、他の
耐圧を要するMOSFET等についても同様に実施
できることは明らかである。
ゲート絶縁膜形成方法について説明したが、他の
耐圧を要するMOSFET等についても同様に実施
できることは明らかである。
＜発明の効果＞
上記した如く本発明の方法によれば、ゲート絶
縁膜としては膜厚の厚い熱酸化によるSiO2膜か
らなり、高絶縁破壊耐圧が要求されるゲート絶縁
膜が容易に形成できるとともに、MOSFET以外
のフイールド領域に形成される酸素ドープ半絶縁
性多結晶シリコン膜からなるパツシベーシヨン膜
は、酸素ドープ半絶縁性多結晶シリコン膜の被着
後、パツシベーシヨン効果に影響を及ぼす熱処理
にさらされることがなく、パツシベーシヨン効果
の低下やリーク電流の増大を防止できる。
縁膜としては膜厚の厚い熱酸化によるSiO2膜か
らなり、高絶縁破壊耐圧が要求されるゲート絶縁
膜が容易に形成できるとともに、MOSFET以外
のフイールド領域に形成される酸素ドープ半絶縁
性多結晶シリコン膜からなるパツシベーシヨン膜
は、酸素ドープ半絶縁性多結晶シリコン膜の被着
後、パツシベーシヨン効果に影響を及ぼす熱処理
にさらされることがなく、パツシベーシヨン効果
の低下やリーク電流の増大を防止できる。
第１図は本発明の一実施例を説明するプロセス
図、第２図は従来例を説明するプロセス図、第３
図は本発明による製作例を示すチツプの断面構成
図、第４図は第３図の等価回路図である。 １……ｎ型半導体基板、５……SiO2膜、６…
…ゲート酸化膜、７……酸素ドープ半絶縁性多結
晶シリコン膜、８……シリコン窒化膜、９……
CVDSiO2膜。
図、第２図は従来例を説明するプロセス図、第３
図は本発明による製作例を示すチツプの断面構成
図、第４図は第３図の等価回路図である。 １……ｎ型半導体基板、５……SiO2膜、６…
…ゲート酸化膜、７……酸素ドープ半絶縁性多結
晶シリコン膜、８……シリコン窒化膜、９……
CVDSiO2膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板にMOSFETの各ソース領域及び
ドレイン領域を形成する工程、 MOSFETのゲート絶縁膜として上記基板上に
熱酸化によるSiO2膜を形成する工程、 その後、選択エツチングにより上記MOSFET
領域以外のSiO2膜を除去し、該表面にフイール
ド領域におけるパツシベーシヨン膜となる酸素ド
ープ半絶縁性多結晶シリコン膜を被着する工程、 選択エツチングにより上記MOSFET領域の上
記酸素ドープ半絶縁性多結晶シリコン膜を除去し
て、上記フイールド領域のパツシベーシヨン膜と
なる酸素ドープ半絶縁性多結晶シリコン膜上に、
さらに少なくともシリコン窒化膜及びCVD法に
よるSiO2膜を被着、形成する工程、 とを含むことを特徴とするMOSFETのゲート絶
縁膜形成方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60052608A JPS61222172A (ja) | 1985-03-15 | 1985-03-15 | Ｍｏｓｆｅｔのゲ−ト絶縁膜形成方法 |
| US06/838,830 US4695479A (en) | 1985-03-15 | 1986-03-12 | MOSFET semiconductor device and manufacturing method thereof |
| DE19863608418 DE3608418A1 (de) | 1985-03-15 | 1986-03-13 | Verfahren zur herstellung eines mosfet-gateisolatorfilms |
| US07/060,304 US4780428A (en) | 1985-03-15 | 1987-06-10 | Mosfet semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60052608A JPS61222172A (ja) | 1985-03-15 | 1985-03-15 | Ｍｏｓｆｅｔのゲ−ト絶縁膜形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61222172A JPS61222172A (ja) | 1986-10-02 |
| JPH0451068B2 true JPH0451068B2 (ja) | 1992-08-18 |
Family
ID=12919507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60052608A Granted JPS61222172A (ja) | 1985-03-15 | 1985-03-15 | Ｍｏｓｆｅｔのゲ−ト絶縁膜形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US4695479A (ja) |
| JP (1) | JPS61222172A (ja) |
| DE (1) | DE3608418A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61222172A (ja) * | 1985-03-15 | 1986-10-02 | Sharp Corp | Ｍｏｓｆｅｔのゲ−ト絶縁膜形成方法 |
| JPS6269520A (ja) * | 1985-09-21 | 1987-03-30 | Semiconductor Energy Lab Co Ltd | 光ｃｖｄ法により凹部を充填する方法 |
| US5462767A (en) * | 1985-09-21 | 1995-10-31 | Semiconductor Energy Laboratory Co., Ltd. | CVD of conformal coatings over a depression using alkylmetal precursors |
| US5181379A (en) * | 1990-11-15 | 1993-01-26 | General Electric Company | Gas turbine engine multi-hole film cooled combustor liner and method of manufacture |
| US5376568A (en) * | 1994-01-25 | 1994-12-27 | United Microelectronics Corp. | Method of fabricating high voltage complementary metal oxide semiconductor transistors |
| US5930658A (en) * | 1996-11-26 | 1999-07-27 | Advanced Micro Devices, Inc. | Oxidized oxygen-doped amorphous silicon ultrathin gate oxide structures |
| EP1420450A3 (en) * | 2002-11-15 | 2006-12-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor differential circuit with transistors having a virtual ground |
| KR20040094560A (ko) * | 2003-05-03 | 2004-11-10 | 삼성전자주식회사 | 반도체 소자 금속배선층의 전해 연마 방법 및 장치 |
| CN103681899B (zh) * | 2013-12-18 | 2016-05-04 | 无锡中微晶园电子有限公司 | 提高感光密度的光敏器件及其制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52141577A (en) * | 1976-05-20 | 1977-11-25 | Sony Corp | Mos type electromagnetic field effect transistor |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5314420B2 (ja) * | 1973-05-14 | 1978-05-17 | ||
| JPS523277B2 (ja) * | 1973-05-19 | 1977-01-27 | ||
| US4176372A (en) * | 1974-03-30 | 1979-11-27 | Sony Corporation | Semiconductor device having oxygen doped polycrystalline passivation layer |
| JPS6022497B2 (ja) * | 1974-10-26 | 1985-06-03 | ソニー株式会社 | 半導体装置 |
| JPS5193874A (en) * | 1975-02-15 | 1976-08-17 | Handotaisochino seizohoho | |
| FR2335951A1 (fr) * | 1975-12-19 | 1977-07-15 | Radiotechnique Compelec | Dispositif semiconducteur a surface passivee et procede d'obtention de la structure de passivation |
| US4339285A (en) * | 1980-07-28 | 1982-07-13 | Rca Corporation | Method for fabricating adjacent conducting and insulating regions in a film by laser irradiation |
| US4420765A (en) * | 1981-05-29 | 1983-12-13 | Rca Corporation | Multi-layer passivant system |
| US4489103A (en) * | 1983-09-16 | 1984-12-18 | Rca Corporation | SIPOS Deposition method |
| US4574466A (en) * | 1984-12-10 | 1986-03-11 | Gte Communication Systems Corporation | High quality gate oxides for VLSI devices |
| JPS61222172A (ja) * | 1985-03-15 | 1986-10-02 | Sharp Corp | Ｍｏｓｆｅｔのゲ−ト絶縁膜形成方法 |
-
1985
- 1985-03-15 JP JP60052608A patent/JPS61222172A/ja active Granted
-
1986
- 1986-03-12 US US06/838,830 patent/US4695479A/en not_active Expired - Lifetime
- 1986-03-13 DE DE19863608418 patent/DE3608418A1/de active Granted
-
1987
- 1987-06-10 US US07/060,304 patent/US4780428A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52141577A (en) * | 1976-05-20 | 1977-11-25 | Sony Corp | Mos type electromagnetic field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| US4780428A (en) | 1988-10-25 |
| DE3608418A1 (de) | 1986-09-18 |
| JPS61222172A (ja) | 1986-10-02 |
| DE3608418C2 (ja) | 1990-03-01 |
| US4695479A (en) | 1987-09-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |