KR20040094560A - 반도체 소자 금속배선층의 전해 연마 방법 및 장치 - Google Patents

반도체 소자 금속배선층의 전해 연마 방법 및 장치 Download PDF

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Abstract

본 발명은 반도체 소자 금속배선층을 전해 연마하는 방법 및 장치에 관한 것으로서, 전해 연마를 위해 웨이퍼를 전해질에 담그고, 웨이퍼에는 정극성의 전압을 인가하고, 주 전극과 주 전극 상부에 배치된 다수의 부 전극으로 구성된 전극에는 부극성의 전압을 인가하여 금속배선층을 전해 연마한다. 여기서, 다수의 부 전극은 메쉬(mesh) 타입의 환형으로 형성되어 있어 전해질의 유동을 원활히 하고, 다수의 부 전극에 순차로 부극성의 전압을 인가하여 웨이퍼 중심에서부터 순차적으로 금속배선층을 전해 연마하므로 균일한 전해 연마를 수행할 수 있다.

Description

반도체 소자 금속배선층의 전해 연마 방법 및 장치{Apparatus and Method For Electropolishing Metal On Semiconductor Devices}
본 발명은 반도체 소자 금속배선층의 전해 연마 방법 및 장치에 관한 것으로,특히 메쉬(mesh) 타입의 환형으로 형성된 다수의 음전극을 이용하여 금속배선층인 구리층을 연마하는 방법 및 장치에 관한 것이다.
반도체 소자의 최소 배선폭이 감소함에 따라, 배선저항의 증가에 따른 신호지연 시간의 증가와 전류밀도 증가에 의한 일렉트로마이그레이션(electromigration) 등의 문제점이 발생한다.
최근까지는 비교적 낮은 비저항(3~4㎛/㎝)을 가지면서 가공공정이 용이한 알루미늄이 배선재료로 널리 사용되어 왔으나, 선폭의 감소 및 배선길이의 증가에 따라 앞서 언급한 배선 저항 및 일렉트로마이그레이션 등의 문제로 그 한계에 다다르고 있어 새로운 배선재료가 요구되고 있다.
여러 금속 중에서도 구리는 비저항이 1.67㎛/㎝로 낮고 일렉트로마이그레이션 저항성도 우수하여 금속박막의 단면적이 감소하여도 소자의 동작속도 및 신뢰성을 유지할 수 있어 초고속 집적회로의 배선재료로서 가장 유망하다.
구리층을 형성하는 방법으로는 물리기상증착(Physical Vapor Deposition; PVD), 화학기상증착(Chemical Vapor Deposition; CVD), 무전해도금(electroless), 전기도금(electroplating) 등의 방법이 있으나, 막질 및 콘택홀 매립의 관점에서 물리기상증착(PVD) 등의 방법으로 구리 시드(seed)를 형성한 후 전기도금방법으로 구리를 콘택홀에 매립하는 전기도금 방법이 가장 널리 연구되고 있다.
더 구체적으로, 통상의 다마신(damascene) 공정에서, 웨이퍼 위에 절연층을 형성한 후 패턴닝(patterning)을 통하여 원하는 트렌치(trench) 또는 콘택홀 등을 형성한다. 이 후 구리가 절연층 내로 확산하는 것을 방지하기 위해 확산방지막을증착한다. 이와 같이 형성된 반도체 구조체 내부를 배선 물질인 구리로 채우는 방법으로 전기도금(electroplating) 공정이 널리 사용되고 있다. 이때 전기도금공정은 용액내의 구리 이온의 환원을 위하여 전류가 흐를 수 있는 전도층을 필요로 하기 때문에, 물리기상증착법(PVD) 등을 통하여 구리 시드층(seed layer)를 형성한 후 전기도금공정을 이용하여 구리를 상기 트렌치 또는 콘택홀 등에 증착한다.
이어서 패턴 상부의 여분의 구리층을 제거하는 방법으로 제 1차 화학 기계적 연마법(Chemical Mechanical Polishing; CMP)을 이용한다. 이어서 표면에 노출된 확산방지막을 제거하기 위해 제 2차 화학 기계적 연마공정(CMP)을 수행하여 최종적인 배선 구조를 완성한다.
통상의 화학 기계적 연마법(CMP)을 이용하여 상당한 양의 금속배선층을 연마하기 위해서는 오랜 연마 시간을 요하고 많은 양의 슬러리를 소모하여, 고비용의 제조단가를 초래한다. 종래 기술의 경우, 화학 기계적 연마공정을 2회에 걸쳐 수행하여야 최종적인 배선 구조를 형성할 수 있으므로 반도체 소자의 금속배선구조를 형성하기 위해 시간과 비용이 많이 든다.
이러한 문제를 해결하기 위해서 상기 제 1차 화학 기계적 연마법(CMP)을 전해 연마(electropolishing) 공정으로 대체하는 연구가 진행되었다. 전해 연마 공정은 전기도금 공정에서 사용하는 전극을 뒤바꾸어 증착된 구리층을 제거하는 방법이다. 이러한 전해 연마 공정에서 중요한 것은 웨이퍼 전면의 구리층을 일정하게 제거하는 것이다.
통상적으로 전해 연마 공정의 경우 웨이퍼에 정극성의 전압을 인가하고 웨이퍼와 인접한 곳에 전극을 위치시키고 상기 전극에 음극성의 전압을 인가하여 웨이퍼 전면에 전해 연마가 일어난다. 그러나, 얇은 구리막의 전해 연마시 웨이퍼 에지(edge)에서 전압을 인가하므로 웨이퍼 에지(edge)의 전류밀도는 증가하는 반면 웨이퍼 센터(center)에서는 전류밀도가 크게 감소하여 웨이퍼 에지와 웨이퍼 센터에서의 전해 연마 후 남아있는 구리층의 두께가 달라진다.따라서, 센터에 남아있는 구리층의 추가 제거가 어려워진다. 따라서 반도체 소자의 금속배선층인 구리층이 균일하게 형성되지 않아서 후속공정의 시간이 증가하게 되고 고비용을 초래하게 된다.
또한 종래기술에 의하면, 도 1에 도시된 바와 같이 구리배선 형성공정에서 발생한 웨이퍼 내의 두께 편차에 의해 웨이퍼 전면의 구리막이 두께가 다를 경우 가장 낮은 두께의 구리막 이하로 제거할 수 없는 문제점이 발생한다.
본 발명은 상기한 종래 전해 연마 공정에 의해 연마될 경우 웨이퍼 상의 금속배선층의 두께가 불균일하게 되는 문제점을 해결하기 위하여 안출된 것으로서, 본 발명은 전해 연마 공정에서 주 전극과 상기 주 전극 상부에 배치된 다수의 부 전극으로 구성된 전극를 사용하고 선택적으로 상기 다수의 부 전극은 메쉬(mesh) 타입의 형상을 사용한다. 그리고 웨이퍼 상의 금속배선층을 웨이퍼 중앙에서부터 순차적으로 연마하며 메쉬 형태의 전극을 이용해 전해질의 흐름을 용이하게 하여 전해 연마 공정을 수행한 후에도 균일한 금속배선층을 형성하는데 본 발명의 목적이 있다.
도 1은 종래 기술에 의해 반도체 소자 금속 배선층을 전해 연마한 결과를 도시한 그래프이다.
도 2 내지 도 4는 반도체 소자 금속배선층을 전해 연마하는 공정을 설명하기 위한 단면도들이다.
도 5 및 도 6은 반도체 소자 금속배선층의 전해 연마 장치의 개략적 구조를 설명한 것이다.
<도면의 주요 부분에 관한 부호의 설명>
100 : 웨이퍼 척 110 : 웨이퍼
120 : 전해질 130 : 연마챔버
150, 152, 154 : 부 전극 160 : 주 전극
170, 172, 174, 176 : 전원
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자 금속배선층의 전해 연마 방법은, 전해 연마를 위해 웨이퍼를 전해질에 담그는 단계; 상기 웨이퍼에 정극성의 전압을 인가하는 단계; 및 상기 전해질 내에 배치되고, 주 전극과 상기 주 전극 상부에 배치된 다수의 부 전극으로 구성된 전극에 부극성의 전압을 인가하는 단계를 포함한다.
또한, 본 발명의 일 실시예에 따른 반도체 소자 금속배선층의 전해 연마 장치는, 웨이퍼 상에 증착된 금속배선층을 연마하기 위한 전해질; 상기 웨이퍼와 상기 전해질을 수용하는 연마챔버 내에 상기 웨이퍼를 유지시키고 위치시키는 웨이퍼 척; 상기 전해질 내에 배치되고, 주 전극과 상기 주 전극 상부에 배치된 다수의 부 전극으로 구성된 전극; 및 상기 웨이퍼에 정극성의 전압을 인가하고 상기 다수의 전극에 부극성의 전압을 인가하는 전원을 포함한다.
상기 실시예들에서 바람직하게는, 상기 부극성 전압은 상기 주 전극에 인가된 후, 상기 다수의 부 전극에 인가된다. 더욱 바람직하게는, 상기 부 전극에 인가되는 부극성의 전압은 상기 다수의 부 전극에 대해 순차적으로 인가된다.
또한, 상기 부극성의 전압은 상기 주 전극 및 상기 부 전극에 대해 동시에 인가될 수 있다. 바람직하게는, 상기 부 전극에 인가되는 부극성의 전압은 상기 다수의 부 전극에 대해 순차적으로 인가된다.
상기 다수 부 전극 각각의 전류밀도나 전압을 다르게 하여 연마되는 양을 조절하는 것이 바람직하다.
상기 다수의 부 전극은 메쉬(mesh) 타입 또는 환형 형태로 형성되어 동심원을 이루는 것이 바람직하다.
본 발명의 실시예들에 있어서는, 상기 부 전극에 인접한 상기 웨이퍼 상의 금속배선층이 전해 연마되어 상기 금속배선층의 하부에 위치한 확산방지막의 표면이 노출되는 경우 상기 부극성 전압의 인가를 정지하는 것이 바람직하다.
더욱 바람직하게는, 상기 부극성 전압의 인가를 정지하는 단계는 상기 부 전극과 상기 웨이퍼 사이에 흐르는 전류를 측정하거나, 상기 부 전극에 인접한 상기 웨이퍼 위의 금속배선층의 두께를 측정하거나 광반사율을 측정하여 상기 부극성 전압의 인가를 정지한다.
또한, 상기 전해질은 인산(H3PO4)을 포함하는 것이 바람직하다.
본 발명의 실시예들에 있어서는, 상기 전압이 인가될 때 상기 웨이퍼를 움직이는 것이 바람직하다. 더욱 바람직하게는, 상기 전압이 인가될 때 상기 웨이퍼를 회전시키거나, 수평방향으로 진동시키는 것을 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2 내지 도 4는 반도체 소자 금속배선층을 전해 연마하는 공정을 설명하기 위한 단면도들이다.
도 2를 참조하면, 웨이퍼(10)는 바람직하게는 실리콘을 포함한다. 그러나, 반도체 소자의 응용분야에 따라, 갈륨 아세나이드(GaAs) 등과 같은 반도체 재료를포함할 수 있다.
상기 웨이퍼(10) 상부에 절연층(20)을 형성한다. 상기 절연층(20)은 바람직하게는 실리콘 산화물(SiO2), 폴리머(polymer) 또는 수소 실세스퀴오제인(hydrogen- silsesquioxane; HSQ) 등과 같은 유전상수가 낮은 물질을 포함한다. 일반적으로 저유전상수 재료를 사용하면 알씨 딜레이(RC delay)가 줄어들어 보다 양호한 전기적 절연을 제공한다. 상기 절연층(20)은 화학 기상 증착(Chemical Vapor Deposition; CVD), 금속 유기 화학 기상 증착(Metal Organic CVD; MOCVD), 물리 기상 증착(Physical Vapor Deposition; PVD), 증발(evaporation), 스퍼터링(Sputtering) 등과 같은 통상의 증착법을 이용하여 웨이퍼(10)상부에 형성될 수 있다.
상기 절연층(20)이 웨이퍼(10) 상부에 형성된 후에, 금속배선층(40)을 형성하기 위해 다마신(Damascene)공정을 이용할 수 있다. 통상의 다마신(damascene) 공정에서, 웨이퍼(10) 위에 절연층(20)을 형성한 후 패턴닝(patterning)을 통하여 원하는 트렌치(trench) 또는 콘택홀 등을 형성한다. 이 후 금속배선(40)의 절연층(20) 내로의 확산을 방지하기 위해 확산방지막(30)을 증착한다. 이와 같이 형성된 반도체 구조체 내부를 금속배선 물질로 채우는 방법으로 전기도금(electroplating) 공정이 널리 사용되고 있다.
상기 확산방지막(30)은 물리 기상 증착(PVD), 화학 기상 증착(CVD) 등과 같은 통상의 증착법을 이용하여 절연층(20) 상부에 형성될 수 있다. 본 발명에서 상기 확산방지막(30)은 바람직하게 티타늄, 티타늄-질화물, 탄탈륨, 탄탈륨-질화물, 텅스텐 또는 텅스텐-질화물을 포함한다.
본 발명의 실시예에서, 금속배선층(40)은 바람직하게 구리를 포함한다. 따라서, 금속배선층(40)이 확산방지막(30)의 상부에 형성되어 금속배선층(40)으로부터 절연층(20)으로 구리가 확산되는 것을 적합하게 방지한다. 본 발명에서는 금속배선층으로 구리를 포함하는 것이 바람직하지만, 금속층(40)은 구리이외의 전기적 전도체 재료에도 적용될 수 있다. 부가적으로, 금속배선층(40)은 1998년 12월 1일에 출원된 '전기 화학적 기계식 증착 방법 및 장치 (METHOD AND APPARATUS FOR ELECTRO- CHEMICAL MECHANICAL DEPOSITION)'이라는 명칭의 미국 등록 특허 US6176992에서 설명된 전기도금 공정을 이용하여 형성될 경우, 도 2에 도시된 바와 같은 균일한 금속배선층을 형성할 수 있다.
전기도금공정은 용액내의 구리 이온의 환원을 위하여 전류가 흐를 수 있는 전도층을 필요로 하기 때문에, 물리기상증착법(PVD) 또는 화학기상증착법(CVD) 등을 통하여 구리 시드층(seed layer)(도시하지 않음)을 형성한 후 전기도금공정을 이용하여 구리를 상기 트렌치 또는 콘택홀 등에 증착한다.
도 3에 도시된 바와 같이, 전해 연마 공정을 이용하여 상기 확산방지막(30)의 표면이 노출될 때까지 상기 금속배선층(40)을 제거한다.
이어서, 도 4에 도시한 바와 같이, 상기 절연층(20)을 연마 저지막으로 하여 상기 전해 연마 공정 후에 표면에 노출된 확산방지막(30) 및 금속배선층(40)을 화학 기계적 연마(CMP) 공정을 이용하여 제거하면, 최종적인 반도체 소자의 금속배선이 형성된다.
도 5 및 도 6은 본 발명에 의한 반도체 소자 금속배선층의 전해 연마 장치의 개략적 구조를 설명한 것이다.
도 5에 도시된 바와 같이, 금속배선층의 전해 연마 장치는 금속배선층이 증착된 웨이퍼(110), 상기 금속배선층을 연마하기 위한 전해질(120), 상기 웨이퍼(110)와 상기 전해질(120)을 수용하는 연마챔버(130) 내에 상기 웨이퍼(110)를 유지시키고 위치시키는 웨이퍼 척(100), 상기 전해질(120) 내에 배치되고 상기 웨이퍼(110)를 전해 연마하도록 상기 전해질(120)에 전압을 인가하는 주 전극(160)과 다수의 부 전극(150, 152, 154)으로 구성된 전극, 및 상기 웨이퍼(110)에 정극성의 전압을 인가하고 상기 다수의 부 전극(150, 152, 154)에 부극성의 전압을 인가하는 전원(170, 172, 174, 176)을 포함한다. 본 발명의 실시예에서, 전해질(120)은 적합하게 형성된 입구(도시하지 않음)를 통해 연마챔버(130)로 유동한 후 적합하게 형성된 출구(도시하지 않음)를 통해 방출된다.
여기서, 상기 전극은 상기 주 전극(160)과 절연체(도시하지 않음)를 사이에 두고 상기의 주 전극(160) 상부에 배치된 다수의 부 전극(150, 152, 154)으로 구성되는데, 본 발명의 실시예가 세 개의 부 전극(150, 152, 154)을 포함하지만, 세 개보다 많거나 적거나 소정의 수의 부 전극은 본 발명의 실시예에 포함될 수 있을 것이다. 일반적으로, 더 많은 보조 전극이 이용되면, 전해 연마는 더 균일성을 가지게 된다.
본 발명의 인가 전압(170, 172, 174, 176)은 직류(DC) 모드에서 작동될 수 있다. 선택적으로, 인가 전압(170, 172, 174, 176)은 다양한 펄스 모드에서 작동될수 있다. 상기 펄스 모드의 전압의 경우 균일한 전해 연마를 촉진할 수 있다.
일반적으로, 연마 전류 밀도는 금속 이온이 웨이퍼(110)로부터 이동하는 속도를 결정한다. 따라서, 연마 전류 밀도가 높으면 높을수록, 전해 연마의 속도는 더 커진다. 본 발명의 실시예에서, 약 10 ㎃/㎠에서 약 60 ㎃/㎠의 전류밀도가 이용될 수 있다.
연마 초기에 연마전류밀도를 높게 했다가 연마를 진행시키면서 점차적으로 전류밀도를 감소시킬 수도 있다.
상기 다수의 부 전극(150, 152, 154)과 상기 주 전극(160)에 부극성의 전압(170, 172, 174, 176)을 동시에 인가할 수 있다. 바람직하게는, 상기 주 전극(160)에 전압(176)을 인가한 후, 상기 다수의 부 전극(150, 152, 154)에 전압(170, 172, 174)을 인가한다. 더욱 바람직하게는, 상기 부 전극(150, 152, 154)에 전압(170, 172, 174)을 순차적으로 인가된다. 예를 들어, 전해 연마하고자 하는 금속배선층의 두께가 두꺼운 경우 주 전극(160)에 전압(176)을 인가하여 소정의 두께로 연마한다. 이어서, 중심에 위치한 부 전극(154)부터 전압(174)을 인가하여 전해 연마를 수행하고 나면 순차적으로 인접한 부 전극(152)과 외곽에 위치한 부 전극(150)에 전압을 인가한다. 선택적으로, 상기의 순서와 반대되는, 즉 외곽에 위치한 부 전극(150)부터 전해 연마를 수행한 후, 순차적으로 인접한 부 전극(152)과 중심에 위치한 부 전극(154)에 전압을 인가할 수 있다.
순차적으로 전압을 인가할 때에 중심부 부 전극의 전압을 먼저 인가하고, 순차적으로 외곽에 위치한 부 전극의 전압을 인가하는 동안 중심부의 전압을 계속 인가하고 있을 수도 있고, 필요에 따라서 꺼져 있을 수도 있다.
또 다른 방법으로는 중심부의 부 전극과 외곽에 위치한 부 전극의 전류나 전압을 달리하여 웨이퍼 각 부분의 연마되는 양을 조절할 수도 있다.
본 발명의 전해질(120)은 인산 등과 같은 통상의 전기 도금액을 포함한다. 전해질(120)의 농도와 조성은 특정 응용에 따라 변할 수 있다.
상기 다수의 전극(150, 152, 154, 160)은 구리를 포함할 수 있다. 따라서 금속배선층(40)으로부터 나온 소정의 구리는 구리를 포함한 전극(150, 152, 154, 160)으로 이동하여 전기도금이 될 수 있다.
도 6에 도시된 바와 같이, 상기 다수의 부 전극(150, 152, 154)은 메쉬(mesh) 타입의 형상이 될 수 있다. 이 경우 웨이퍼(110)와 다수의 부 전극(150, 152, 154) 사이에 전해질(120)이 원활히 유동할 수 있다. 또한 상기 다수의 부 전극(150, 152, 154)은 환형 형태로 형성되어 동심원을 이룰 수 있다. 선택적으로, 상기 다수의 부 전극(150, 152, 154)은 환형 형태가 아닌, 즉 삼각형, 사각형과 같은 다각형이거나 타원형의 형태로 형성될 수 있다.
도 4를 참조하여, 상기 각각의 부 전극(150, 152, 154)에 인접한 웨이퍼(110) 상에 위치한 금속배선층(40)이 전해 연마되어 상기 금속배선층(40)의 하부에 위치한 확산방지막(30)의 표면이 노출되는 경우 인가 전압(170, 172, 174)을 정지한다. 이와 같이, 각각의 인가 전압(170, 172, 174)을 정지하는 단계는 상기 각각의 부 전극(150, 152, 154)과 상기 웨이퍼(110) 사이에 흐르는 전류를 측정하거나 상기 각각의 부 전극(150, 152, 154)에 인접한 상기 금속배선층(40)의 두께나 광반사율을 측정하여 결정한다.
본 발명의 웨이퍼 척(100)은 상기 전압(170, 172, 174, 176)이 인가될 때, 상기 웨이퍼(110)를 회전시키거나 수평방향으로 진동시킨다. 이 경우, 바람직하게는 상기 웨이퍼(110)를 회전시키면서 수평방향으로 진동시킨다. 웨이퍼(110)의 회전과 진동으로 인하여 전해질(120)이 웨이퍼(110)에 균일하게 접촉할 수 있게 되어 전해 연마가 균일하게 일어날 수 있다. 본 발명의 실시예에서, 약 30 rpm에서 약 100 rpm 정도의 웨이퍼의 회전 속도가 이용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
상술한 바와 같이 본 발명에 따른 전해 연마 공정에 의하면, 웨이퍼 위에 형성된 구리층을 균일하게 연마할 수 있고 상당한 양의 금속을 화학 기계적 연마 공정에 의해 제거하는 것보다 연마 시간이 줄어들고 제조단가를 낮게 할 수 있다.

Claims (30)

  1. 전해 연마를 위해 웨이퍼를 전해질에 담그는 단계;
    상기 웨이퍼에 정극성의 전압을 인가하는 단계; 및
    상기 전해질 내에 배치되고, 주 전극과 상기 주 전극 상부에 배치된 다수의 부 전극으로 구성된 전극에 부극성의 전압을 인가하는 단계를 포함하는 반도체 소자 금속배선층의 전해 연마 방법.
  2. 제 1항에 있어서,
    상기 부극성 전압은 상기 주 전극에 인가된 후, 상기 다수의 부 전극에 인가되는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 방법.
  3. 제 2항에 있어서,
    상기 부 전극에 인가되는 부극성의 전압은 상기 다수의 부 전극에 대해 순차적으로 인가되는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 방법.
  4. 제 1항에 있어서,
    상기 부극성의 전압은 상기 주 전극 및 상기 부 전극에 대해 동시에 인가되는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 방법.
  5. 제 4항에 있어서,
    상기 부 전극에 인가되는 부극성의 전압은 상기 다수의 부 전극에 대해 순차적으로 인가되는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 방법.
  6. 제 1항에 있어서,
    상기 다수 부 전극 각각의 전류밀도나 전압을 다르게 하여 연마되는 양을 조절하는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 방법.
  7. 제 1항에 있어서,
    상기 다수의 부 전극은 메쉬(mesh) 타입인 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 방법.
  8. 제 1항에 있어서,
    상기 다수의 부 전극은 환형 형태로 형성되어 동심원을 이루는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 방법.
  9. 제 1항에 있어서,
    상기 부 전극에 인접한 상기 웨이퍼 상의 금속배선층이 전해 연마되어 상기 금속배선층의 하부에 위치한 확산방지막의 표면이 노출되는 경우 상기 부극성 전압의 인가를 정지하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 금속배선층의전해 연마 방법.
  10. 제 9항에 있어서,
    상기 부극성 전압의 인가를 정지하는 단계는 상기 부 전극과 상기 웨이퍼 사이에 흐르는 전류를 측정하여 상기 부극성 전압의 인가를 정지하는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 방법.
  11. 제 9항에 있어서,
    상기 부극성 전압의 인가를 정지하는 단계는 상기 부 전극에 인접한 상기 웨이퍼 위의 금속배선층의 두께를 측정하여 상기 부극성 전압의 인가를 정지하는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 방법.
  12. 제 9항에 있어서,
    상기 부극성 전압의 인가를 정지하는 단계는 상기 부 전극에 인접한 상기 웨이퍼의 광반사율을 측정하여 상기 부극성 전압의 인가를 정지하는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 방법.
  13. 제 1항에 있어서,
    상기 전해질은 인산(H3PO4)을 포함하는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 방법.
  14. 제 1항에 있어서,
    상기 전압이 인가될 때 상기 웨이퍼를 움직이는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 방법.
  15. 제 14항에 있어서,
    상기 웨이퍼를 움직이는 것은 상기 웨이퍼를 회전시키서나, 수평방향으로 진동시키는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 방법.
  16. 웨이퍼 상에 증착된 금속배선층을 연마하기 위한 전해질;
    상기 웨이퍼와 상기 전해질을 수용하는 연마챔버 내에 상기 웨이퍼를 유지시키고 위치시키는 웨이퍼 척;
    상기 전해질 내에 배치되고, 주 전극과 상기 주 전극 상부에 배치된 다수의 부 전극으로 구성된 전극; 및
    상기 웨이퍼에 정극성의 전압을 인가하고 상기 다수의 전극에 부극성의 전압을 인가하는 전원을 포함하는 반도체 소자 금속배선층의 전해 연마 장치.
  17. 제 16항에 있어서,
    상기 부극성 전압은 상기 주 전극에 인가된 후, 상기 다수의 부 전극에 인가되는것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 장치.
  18. 제 17항에 있어서,
    상기 부 전극에 인가되는 부극성의 전압은 상기 다수의 부 전극에 대해 순차적으로 인가되는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 장치.
  19. 제 16항에 있어서,
    상기 부극성의 전압은 상기 주 전극 및 상기 부 전극에 대해 동시에 인가되는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 장치.
  20. 제 19항에 있어서,
    상기 부 전극에 인가되는 부극성의 전압은 상기 다수의 부 전극에 대해 순차적으로 인가되는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 장치.
  21. 제 16항에 있어서,
    상기 다수 부 전극 각각의 전류 밀도나 전압을 다르게 하여 연마되는 양을 조절할 수 있는 장치를 구비하는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 장치.
  22. 제 16항에 있어서,
    상기 다수의 부 전극은 메쉬(mesh) 타입인 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 장치.
  23. 제 16항에 있어서,
    상기 다수의 부 전극은 환형 형태로 형성되어 동심원을 이루는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 장치.
  24. 제 16항에 있어서,
    상기 부극성의 전압인가를 정지하기 위하여 상기 부 전극에 인접한 상기 웨이퍼 상의 금속배선층이 전해 연마되어 상기 금속배선층의 하부에 위치한 확산방지막의 표면이 노출되는 것을 감지하는 센서를 더 포함하는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 장치.
  25. 제 24항에 있어서,
    상기 센서는 상기 부 전극과 상기 웨이퍼 사이에 흐르는 전류를 측정하여 상기 부극성 전압의 인가를 정지하는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 장치.
  26. 제 24항에 있어서,
    상기 센서는 상기 부 전극에 인접한 상기 웨이퍼 위의 금속배선층의 두께를 측정하여 상기 부극성 전압의 인가를 정지하는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 장치.
  27. 제 24항에 있어서,
    상기 부극성 전압의 인가를 정지하는 단계는 상기 부 전극에 인접한 상기 웨이퍼의 광반사율을 측정하여 상기 부극성 전압의 인가를 정지하는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 장치.
  28. 제 16항에 있어서,
    상기 전해질은 인산(H3PO4)을 포함하는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 장치.
  29. 제 16항에 있어서,
    상기 웨이퍼 척은 상기 전압이 인가될 때 상기 웨이퍼를 동작시키는 구동기구를 더 포함하는 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 장치.
  30. 제 29항에 있어서,
    상기 구동기구는 상기 웨이퍼를 수평방향으로 진동시키거나, 상기 웨이퍼를 회전시키는 장치인 것을 특징으로 하는 반도체 소자 금속배선층의 전해 연마 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020138976A1 (ko) * 2018-12-26 2020-07-02 한양대학교에리카산학협력단 반도체 소자의 제조 방법
KR20200080122A (ko) * 2018-12-26 2020-07-06 한양대학교 에리카산학협력단 반도체 소자의 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009021561A1 (de) * 2009-05-15 2010-11-18 Rolls-Royce Deutschland Ltd & Co Kg Verfahren und Vorrichtung zum Oberflächenätzen von integral beschaufelten Rotoren

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4358338A (en) * 1980-05-16 1982-11-09 Varian Associates, Inc. End point detection method for physical etching process
JPS61222172A (ja) * 1985-03-15 1986-10-02 Sharp Corp Ｍｏｓｆｅｔのゲ−ト絶縁膜形成方法
US4977330A (en) * 1989-02-13 1990-12-11 Batchelder Tom W In-line photoresist thickness monitor
US5677218A (en) * 1996-09-11 1997-10-14 Vanguard International Semiconductor Corp. Method of fabricating FET device with narrow gate length
US6565729B2 (en) * 1998-03-20 2003-05-20 Semitool, Inc. Method for electrochemically depositing metal on a semiconductor workpiece
DE69929967T2 (de) * 1998-04-21 2007-05-24 Applied Materials, Inc., Santa Clara Elektroplattierungssystem und verfahren zur elektroplattierung auf substraten
US6176992B1 (en) * 1998-11-03 2001-01-23 Nutool, Inc. Method and apparatus for electro-chemical mechanical deposition
US6217734B1 (en) * 1999-02-23 2001-04-17 International Business Machines Corporation Electroplating electrical contacts
US6425991B1 (en) * 2000-10-02 2002-07-30 Advanced Micro Devices, Inc. Plating system with secondary ring anode for a semiconductor wafer
US6802946B2 (en) * 2000-12-21 2004-10-12 Nutool Inc. Apparatus for controlling thickness uniformity of electroplated and electroetched layers
US6706166B2 (en) * 2002-05-06 2004-03-16 Taiwan Semiconductor Manufacturing Co. Ltd. Method for improving an electrodeposition process through use of a multi-electrode assembly

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020138976A1 (ko) * 2018-12-26 2020-07-02 한양대학교에리카산학협력단 반도체 소자의 제조 방법
KR20200080122A (ko) * 2018-12-26 2020-07-06 한양대학교 에리카산학협력단 반도체 소자의 제조 방법

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