JPH0368170A

JPH0368170A - 薄膜半導体素子の製造方法

Info

Publication number: JPH0368170A
Application number: JP20415789A
Authority: JP
Inventors: Hidetoshi Muramoto; 英俊村本; Tsukasa Hirayama; 司平山; Seiji Fujino; 藤野　誠二
Original assignee: Nippon Soken Inc
Current assignee: Soken Inc
Priority date: 1989-08-07
Filing date: 1989-08-07
Publication date: 1991-03-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は薄膜半導体素子の製造方法に関し、詳しくは絶
縁体上に電気的に分離独立して形成される半導体アイラ
ンドを用いた、いわゆる５ＯＩ（Ｓ＋１ｉｃｏｎ　Ｏｎ
　Ｉｎ５ｕｌａｔｏｒ）　Ｉ遣を有する絶縁ゲート型半
導体素子の製造方法に関するものである。

［従来の技術］ＳＯＩ素子は絶縁基板上に形成された半導体膜等により
機能素子を構成するものであり、■素子分離を完全に行
なうことができる、■基板・素子間の浮遊容量を小さく
できる、■寄生素子が生じない等の利点を有し、素子動
作の高速化や素子の高密度化を進めるために極めて有利
な構造を持った素子といえる。

ＳＯＩ禍遣における素子分離は、通常、絶縁基板全面に
形成したシリコン（Ｓｉ）等の半導体膜を、ドライエツ
チング等の異方性エツチングにより多数の半導体アイラ
ンドに区画分離することにより行なわれる。異方性エツ
チングを採用すると、第５図に示すごとく、半導体アイ
ランド２の側面が絶縁基板１−面に対しほぼ垂直となり
、小面積の基板上に多数の半導体素子を効率的に形成で
きるため、チップの小型化あるいは素子の集積化に有利
である。このようにして形成された半導体アイランド２
は、通常、表面を熱酸化してゲート絶縁膜４となし、さ
らに多結晶Ｓｉゲート５を積層して半導体素子を構成す
る。

［発明が解決しようとする課Ｍ］しかしながら、上記方法で形成された半導体素子は、半
導体アイランド２の側面、特にエツジ部が角張りやすい
ため（第５図（イ）の部分〉、半導体アイランド２を覆
うゲート絶縁膜４がこの部分で曲げられてゲート電界集
中が起こり、絶縁耐圧の低下やリーク電流の増大を引起
こすおそれがあった。また、第５図（口〉に示すごとく
、半導体アイランド２の形成時にオーバーエツチングが
生じて半導体アイランド２の下端縁がくびれだようにな
ることがあり、この部分での耐圧低下も心配される。

このため、例えば、素子分離をｔ、　ｏ　ｃ　ｏ　ｓ法
（ｌｏｃａｌ　ｏｘｉｄａｔｉｏｎ　ｏｆ　５ｉｌｉｃ
ｏｎ）を用いて行ない、エツジ部に丸みを持たせること
によりゲート電界集中を緩和することが検討されている
。ところが、この方法により得られる半導体アイランド
は側面が絶縁基板面に対し傾斜し、下方に広がる形状と
なるため、形成に余分な面積が必要で集積化に不利であ
る。また、半導体膜をアイランド形成部分を残して部分
酸化した後、酸化部分を除去することによりアイランド
を分離しているので、素子分離を完全に行なうためには
半導体膜の下面まで酸化が十分なされる必要があり、半
導体膜の膜厚が比較的薄い場合しか適用できない。

本発明は、かかる問題を解決しようとするもので、ＳＯ
Ｉ構造を有する薄膜半導体素子において、半導体アイラ
ンドのエツジ部分における絶縁耐圧の低下やリーク電流
の増加を防止し、しかもチップの小型化、素子の集積化
が可能な薄膜半導体素子の製造方法を提供することにあ
る。

［課題を解決するための手段］上記課題を解決するために、本発明では、半導体素子を
、絶縁基板上に半導体膜を形成して、その上面に選択酸
化時のマスクとなる耐熱・耐酸化性のマスク層を重ねて
形成する工程と、該マスク層および半導体膜を同時にエ
ツチングして複数の分割された半導体アイランドを形成
する工程と、上記マスク層をマスクとしてこれら半導体
アイランドの側面部を選択酸化し、該側面部を完全に覆
う側面絶縁膜を形成する工程と、上記マスク層をエツチ
ングにより除去して上記半導体アイランド上面を露出し
、誌面の上方に機能素子を構成する膜層を重ねて形成す
る工程により製造する。

［作用］上記方法においては、まず各半導体アイランドの側面を
側面絶縁膜によって完全に覆い、しかる後、上面を露出
してその上方に機能素子を構成する膜層、例えばゲート
絶縁膜等を形成する。ここで、側面絶縁膜の膜厚はゲー
ト絶縁膜等の膜厚によらず任意に設定可能であるので、
各半導体アイランドの側面を十分な膜厚を有する側面絶
縁膜によって保護することにより、エツジ部分における
絶縁耐圧を向上し、リーク電流の発生を防止することが
可能となる。

［実施例］以下に、本発明の一実施例を図面に基づいて説明する。

第Ｔ図および第２図には本発明を適用した薄ＭＭＯ８Ｆ
ＥＴ　（金属酸化物半導体電界効果型トランジスタ）の
構造を示す。

第１図および第２図において、絶縁基板１は単結晶シリ
コン（Ｓｉ）基板上１上面を熱酸化してフィールド絶縁
膜１２を一面に形成してなり、かかる絶縁基板１上には
多数の多結晶Ｓｉ半導体アイランド２（うち１つを図示
〉が形成されている。

上記半導体アイランド２は厚さ約８０００Ａ程度で矩形
をなし、不純物拡散によりＰ−領域２１、およびＮ＋の
ソース領域２２、ドレイン領域２３が形成されている。

上記半導体アイランド２の上面２ａを除く測面郡全体と
、絶縁基板■上には酸化シリコン（Ｓｉ０２〉よりなる
側面絶縁膜３が一面に形成され、一方、半導体アイラン
ド２上面２ａには約１０００人のゲート絶縁膜４が形成
されている。上記側面絶縁膜３は、十分な絶縁耐圧を確
保するためには、ゲート絶縁膜４の膜厚より厚く形成す
ることが望ましい。ここでは、上記側面絶縁′ｆｊＡ３
の膜厚は、側面部で約３０００Ａ程度とした。

上記ゲート絶縁膜４および側面絶縁膜３上には多結晶シ
リコン（Ｓｉ）ゲート５が形成されてν）る。さらにこ
れらを覆ってＢ　Ｐ　Ｓ　ＧＷＡ（ｂｏｒｏ−ｐｈｏｓ
ｐｈｏ　５ｉｌｉｃａｔｅ　ｇｌａｓｓ）よりなる眉間
絶縁膜６が形成され、これを貫通してゲート電極７１が
多結晶Ｓｉゲート５に、ソース電極７２がソース領域２
２に、ドレイン電極７３がドレイン領域２３にそれぞれ
接続している。

次に第３図により上記薄膜ＭＯＳＦＥＴを製造する方法
を説明する。

単結晶シリコン（Ｓｉ）基板））上面を熱酸化してフィ
ールド絶縁膜１２を形成し、さらに多結晶Ｓｉ層２０を
約９００ＯＡ堆積した後、熱処理により多結晶Ｓｉ層２
０の結晶性を改善する（第３図（ａ〉〉。

前記多結晶Ｓｉ層２０全面を熱酸化し、約５００Ａの保
護酸化膜８を形成した後、ＬＰＧＶＤ（減圧ＣＶＤ）に
より、マスク層たる膜厚約１５００Ａの窒化シリコン（
Ｓｉ３Ｎａ）膜９を堆積する。保護酸化膜８は、Ｓｉ３
Ｎ４膜９と多結晶Ｓｔ層２０の熱膨堰率差による応力を
緩和し、まりＳ　ｉ　３　膜４　Ｍ９除去時（’）多結
晶Ｓ　ｉ　Ｍ　２０　内表面保護膜として作用する。

次に、半導体アイランドを形成する部分のみレジスト１
００を形成してマスキングしく第３図（ｂ））、ドライ
エツチング等の異方性エツチングによりバターニングを
行なう（第３図（Ｃ〉）。

レジスト１００除去後、半導体アイランド２と同時にバ
ターニングされたＳｉ３Ｎ４膜９を選択酸化マスクとし
てウェハ全面熱酸化を行ない、半導体アイランド２の側
面およびフィールド絶縁膜１２上面に約３０００Ａ（側
面における膜厚）の熱酸化膜を形成して側面絶縁膜３と
する（第３図（ｄ））。側面絶縁膜３の膜厚は熱酸化時
間を調整することにより任意の厚さにすることが可能で
ある。なお、側面絶縁膜３は少なくとも半導体アイラン
ド２の側面を完全に覆うように形成されればよく、フィ
ールド絶縁膜１２上面を覆って形成される必要は必ずし
もない。

しかる後、１．５０℃に加熱した５０％リン酸水溶液中
で５１３Ｎ４膜９を、また常温の５％フッ化水素中で保
護酸化膜８をそれぞれエツチング除去し、半導体アイラ
ンド２の上面２ａを露出する（第３図（ｅ））。次いで
半導体アイランド２に対し不純物拡散を行なってＰ−型
およびＮ生型領域を形成する。洗浄工程の後、熱酸化に
より約１−０００Ａのゲート絶縁膜４を半導体アイラン
ド２の上面２ａに均一に形成する（第３図（ｆ）〉。

その後、ゲート絶縁膜４および側面絶縁膜３の上面の所
定部位に多結晶Ｓｉゲート５を形成する。

上記方法を採用することにより、半導体アイランド２の
膜厚や形状によらず、十分な厚さを有する四面絶縁ｐＡ
３を形成することができる。従って、エツジ部の保護効
果は高く、例えば上記構成の半導体素子においては、エ
ツジ部分において半導体アイランド２の上面２ａに対し
３倍のゲート電界集中が生１．Ｚ７′、：とじてもゲー
ト絶縁膜の絶縁耐圧を低下させることはない。

ただし、半導体アイランド２の膜厚が２μｍ程度以上に
なると、半導体アイランド２とフィールド酸化膜１２と
の段差が大きくなって多結晶Ｓｉゲート５が半導体アイ
ランド２のエツジ部付近で断線するおそれがある。

この断線を防止するための構成を、第４図（ｈ）に本発
明の第２実施例として示す。図において、絶縁基板１上
に形成された膜厚約２μｍの半導体アイランド２周囲に
は、所定間隔をおいてノンドープの多結晶Ｓｉ層２４が
形成されており、該多結晶Ｓｉ層２４と上記半導体アイ
ランド２の間は側面絶縁膜３で絶縁・分離されている。

また、側面絶縁膜３は多結晶Ｓ　ｉ　Ｎ　２４上面に延
びてこれを覆っている。多結晶Ｓｉゲート５は、半導体
アイランド２上面のゲート絶縁膜４および上記側面絶縁
膜３を覆うように形成されており、側面絶縁膜３表面と
ゲート絶縁膜４表面とでほとんど段差がないので、段切
れは防止される。他の構成は上記実施例１と同じである
。

上記構成の半導体素子も本発明の方法を適用することに
より容易に得られ、第４図（ａ）〜（ｈ、　）にその製
造方法を示す。このうち（ａ）〜（ｃ）の工程は堆積す
る多結晶Ｓｉｉｚ０を約３μｍとした以外は上記第３図
（ａ）〜（Ｃ）と同じであり、説明を省略する。

第４図（ｄ、　）の工程では、半導体アイランド２の周
囲に約５０００人の幅を有する講が形成さｉｚるよう、
レジスト２００を形成してマスキングする。ドライエツ
チングにより等方的にエツチングし、レジスト２００を
除去する（第４図（ｅ））。

この状態において、ウェハ全面に熱酸化を行ない、半導
体アイランド２の周囲および多結晶５１Ｍ２４表面を酸
化して側面絶縁膜３とする。この際、酸化膜厚が約５０
００Ａ以上になるようにすれば、半導体アイランド２周
囲の溝２５が側面絶縁膜３で埋められるので、半導体ア
イランド２と周囲の多結晶Ｓｉ層２４の間が側面絶縁膜
３で橋渡しされた形状となり、かつこれら半導体アイラ
ンド２と周囲の多結晶Ｓｔ層２４とは互いに電気的に絶
縁分離される（第４図（ｆ）〉。

その後、窒化シリコン膜つと保護酸化ＦｔＡ８とをウェ
ットエツチングにより除去し、半導体アイランド２の上
面２ａを露出する（第４図（ｇ））。

以下、上記第１実施例と同様にして、半導体アイランド
２に不純物拡散を行ない、洗浄した後、ゲート酸化膜４
、多結晶Ｓｉゲート５等を形成して、第４図（ｈ）に示
した構成とする。

以上、本発明の実施例について説明したか、本発明はこ
れに限定されるものではなく、例えは次に示すような種
々の応用が可能である。

（１）上記実施例においては半導体アイランドを多結晶
シリコンで構成したが、特にこれに限られるものではな
く、他のＳＯＩ技術、例えばＳ　Ｉ　ＭＯＸ法（ｓｅｐ
ａｒａｔｉｏｎ　ｂｙ　ｉｍｐｌａｎｔｅｄ　ｏ×ｙｇ
ｅｎ）や固相成長法で形成した単結晶シリコン、または
多結晶シリコン、非晶質シリコン等のいずれにも適用可
能である。

（２）上記実施例では選択酸化の際のマスク層としてＬ
ＰＣＶＤ法による５１３Ｎ４層を用い／ごが、高温処理
に耐え、それ自体酸化性が弱く、酸化膜との密着性に優
れかつ剥離しやすい性質を有する薄膜材料であればよく
、例えばＳｉｘＮｙ等が挙げられる。

（３）上記実施例では、本発明をＮ型チャネルＭＯＳト
ランジスタに適用した例を示したが、Ｐ型チャネルＭＱ
ＳトランジスタやＭＯＳコンデンサ等にも好適に適用で
きることはもちろんである。

また、ゲート絶縁膜として酸化シリコン膜を用いたが、
これに限らず、窒化シリコン等の酸化膜、あるいはＣＶ
Ｄ法で形成したノンドープ多結晶シリコン等、従来公知
の絶縁膜量てが適用可能である。

［発明の効果］以上のように、本発明によれば、半導体アイランドの側
面に十分な膜厚の側面絶縁膜を設けることができ、エツ
ジ部がこの側面絶縁膜で保護されるので、リーク電流の
発生を防止するとともに絶縁耐圧を大幅に向上させるこ
とができる。また、本発明方法は、半導体アイランドの
エツジ形状や膜厚によらず適用できるので、半導体アイ
ランドを異方性エツチングで形成することにより、チッ
プの小型化、素子の高集積化が可能である。

また、半導体アイランドの分離時に、同時に上記側面絶
縁膜を形成するためのマスクパターンが形成できるので
、特別なフォトマスクやフオ）〜リソグラフィー工程を
追加する必要がない。

【図面の簡単な説明】

第１図〜第３図は本発明の一実施例を示し、第１図は半
導体素子の部分断面図、第２図は第１図の■−■線に沿
う断面図、第３図は本発明の半導体素子の製造工程を示
す図、第４図は本発明の他の実施例を示す半導体素子の
製造工程を示す図、第５図は従来の半導体素子の部分断
面図である。１・・・・・・絶縁基板２０・・・・・・半導体膜２・・・・・・半導体アイランド２ａ・・・・・・半導体アイランド上面３・・・・・・
側面絶縁膜４・・・・・・ゲート絶縁膜（膜層）９・・・・・・マスク層第１図第２図第３図第４図第４図第５図

Claims

【特許請求の範囲】

絶縁基板上に半導体膜を形成して、その上面に選択酸化
時のマスクとなる耐熱・耐酸化性のマスク層を重ねて形
成する工程と、該マスク層および半導体膜を同時にエッ
チングして複数の分割された半導体アイランドを形成す
る工程と、上記マスク層をマスクとしてこれら半導体ア
イランドの側面部を選択酸化し、該側面部を完全に覆う
側面絶縁膜を形成する工程と、上記マスク層をエッチン
グにより除去して上記半導体アイランド上面を露出し、
該面の上方に機能素子を構成する膜層を重ねて形成する
工程とからなることを特徴とする薄膜半導体素子の製造
方法。