JP3538969B2 - ポリシリコン半導体層の酸化膜形成方法 - Google Patents
ポリシリコン半導体層の酸化膜形成方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、ポリシリコン半導体層
上の酸化膜の厚さを制御できる酸化膜形成方法に関す
る。特に、ポリシリコン半導体層と単結晶シリコン半導
体層との上に同時に酸化膜を形成する際に、各酸化膜の
膜厚をそれぞれ独自に制御できる方法に関する。
上の酸化膜の厚さを制御できる酸化膜形成方法に関す
る。特に、ポリシリコン半導体層と単結晶シリコン半導
体層との上に同時に酸化膜を形成する際に、各酸化膜の
膜厚をそれぞれ独自に制御できる方法に関する。
【０００２】
【従来の技術】トランジスタとキャパシタとを集積させ
たＬＳＩでは、トランジスタを単結晶シリコン基板表面
に形成し、キャパシタを単結晶シリコン基板上に形成さ
れた絶縁膜上に形成している。キャパシタは絶縁膜上に
電極としてポリシリコン半導体層を形成し、そのポリシ
リコン半導体層を酸化し、さらにポリシリコン半導体層
を堆積することで形成している。
たＬＳＩでは、トランジスタを単結晶シリコン基板表面
に形成し、キャパシタを単結晶シリコン基板上に形成さ
れた絶縁膜上に形成している。キャパシタは絶縁膜上に
電極としてポリシリコン半導体層を形成し、そのポリシ
リコン半導体層を酸化し、さらにポリシリコン半導体層
を堆積することで形成している。
【０００３】このキャパシタの酸化膜形成は、製造工程
数を低減させ、製造スループットを向上させるために、
他の機能素子の酸化膜、特にMOSFETのゲート酸化膜の形
成と同時に行われいる。しかし、キャパシタの酸化膜と
MOSFETのゲート酸化膜の厚さは、素子機能が異なること
から、必然的にその必要とする膜厚も異なる。そこで、
LSI では種類の異なるMOSFET、例えば高耐圧MOSFETと低
耐圧MOSFETを複数形成することが多いことから、ゲート
酸化膜を複数回形成することを利用して、同時にキャパ
シタのポリシリコン酸化膜を形成して膜厚を厚くするこ
とが行われている。
数を低減させ、製造スループットを向上させるために、
他の機能素子の酸化膜、特にMOSFETのゲート酸化膜の形
成と同時に行われいる。しかし、キャパシタの酸化膜と
MOSFETのゲート酸化膜の厚さは、素子機能が異なること
から、必然的にその必要とする膜厚も異なる。そこで、
LSI では種類の異なるMOSFET、例えば高耐圧MOSFETと低
耐圧MOSFETを複数形成することが多いことから、ゲート
酸化膜を複数回形成することを利用して、同時にキャパ
シタのポリシリコン酸化膜を形成して膜厚を厚くするこ
とが行われている。
【０００４】
【発明が解決しようとする課題】しかしながら、MOSFET
の複数回の酸化工程を利用してポリシリコン半導体層の
酸化膜を形成する場合、各工程で形成される酸化膜の厚
さは各MOSFETの特性で決定され、ポリシリコン半導体層
の酸化膜は各工程で形成される酸化膜の厚さの和により
従属的に決定される。このため、酸化工程で、ポリシリ
コン半導体層の酸化膜の厚さを独立して制御することは
できないために、ポリシリコン半導体層の酸化膜だけを
後でエッチングして膜厚を調整することが行われてい
る。
の複数回の酸化工程を利用してポリシリコン半導体層の
酸化膜を形成する場合、各工程で形成される酸化膜の厚
さは各MOSFETの特性で決定され、ポリシリコン半導体層
の酸化膜は各工程で形成される酸化膜の厚さの和により
従属的に決定される。このため、酸化工程で、ポリシリ
コン半導体層の酸化膜の厚さを独立して制御することは
できないために、ポリシリコン半導体層の酸化膜だけを
後でエッチングして膜厚を調整することが行われてい
る。
【０００５】このように、ポリシリコン半導体層の酸化
膜と単結晶シリコン半導体層の酸化膜の厚さを独立に制
御するには、上記のようにエッチングで調整するか、別
々の工程で行うしか方法がなかった。
膜と単結晶シリコン半導体層の酸化膜の厚さを独立に制
御するには、上記のようにエッチングで調整するか、別
々の工程で行うしか方法がなかった。
【０００６】従って、本発明の目的は、ポリシリコン半
導体層の酸化膜と単結晶シリコン半導体層の酸化膜を同
時工程で形成すると共に、そられの酸化膜の厚さを独立
に制御できるようにすることである。
導体層の酸化膜と単結晶シリコン半導体層の酸化膜を同
時工程で形成すると共に、そられの酸化膜の厚さを独立
に制御できるようにすることである。
【０００７】
【０００８】
【０００９】
【課題を解決するための手段】第１の特徴は、複数の機
能素子を有するシリコン半導体基板における酸化膜の形
成方法に関する。即ち、シリコン半導体基板の上に複数
の半導体素子を形成する際、ポリシリコン半導体層と単
結晶シリコン半導体層とがそれぞれ露出している部分に
酸化膜を同時に形成する酸化膜形成方法において、いず
れも露出した、ポリシリコン半導体層表面と単結晶シリ
コン半導体層表面のうち、ポリシリコン半導体層の表面
にのみ選択的に窒化膜を形成する窒化処理を、いずれも
露出した、ポリシリコン半導体層表面と単結晶シリコン
半導体層表面の両方に酸化膜を形成する酸化処理の直前
に実施し、当該酸化処理により、ポリシリコン半導体層
の表面に形成された窒化膜は完全に酸化されることを特
徴とする。
能素子を有するシリコン半導体基板における酸化膜の形
成方法に関する。即ち、シリコン半導体基板の上に複数
の半導体素子を形成する際、ポリシリコン半導体層と単
結晶シリコン半導体層とがそれぞれ露出している部分に
酸化膜を同時に形成する酸化膜形成方法において、いず
れも露出した、ポリシリコン半導体層表面と単結晶シリ
コン半導体層表面のうち、ポリシリコン半導体層の表面
にのみ選択的に窒化膜を形成する窒化処理を、いずれも
露出した、ポリシリコン半導体層表面と単結晶シリコン
半導体層表面の両方に酸化膜を形成する酸化処理の直前
に実施し、当該酸化処理により、ポリシリコン半導体層
の表面に形成された窒化膜は完全に酸化されることを特
徴とする。
【００１０】第２の特徴は、第１の特徴において、その
窒化処理はシリコン半導体基板を窒素 (N 2) 雰囲気に置
き、酸化処理はシリコン半導体基板を所定温度で酸素 (O
2) 雰囲気に置くことで実施され、ポリシリコン半導体層
上の酸化膜の厚さは、窒素雰囲気に置かれる時間と酸素
雰囲気中に置かれる時間とで制御されることを特徴とす
る。又、第３の特徴は、第１の特徴において、半導体素
子を容量素子とMOSFET又はバイポーラトランジスタとし
たことであり、さらに、第４の特徴は、MOSFETが、高耐
圧MOSFETと低耐圧MOSFETとで構成され、酸化処理は、高
耐圧MOSFETのゲート酸化膜形成と低耐圧MOSFETのゲート
酸化膜形成のための２回の酸化処理で構成され、ポリシ
リコン半導体層上の酸化膜を、この２回の酸化処理によ
り形成することを特徴とする。
窒化処理はシリコン半導体基板を窒素 (N 2) 雰囲気に置
き、酸化処理はシリコン半導体基板を所定温度で酸素 (O
2) 雰囲気に置くことで実施され、ポリシリコン半導体層
上の酸化膜の厚さは、窒素雰囲気に置かれる時間と酸素
雰囲気中に置かれる時間とで制御されることを特徴とす
る。又、第３の特徴は、第１の特徴において、半導体素
子を容量素子とMOSFET又はバイポーラトランジスタとし
たことであり、さらに、第４の特徴は、MOSFETが、高耐
圧MOSFETと低耐圧MOSFETとで構成され、酸化処理は、高
耐圧MOSFETのゲート酸化膜形成と低耐圧MOSFETのゲート
酸化膜形成のための２回の酸化処理で構成され、ポリシ
リコン半導体層上の酸化膜を、この２回の酸化処理によ
り形成することを特徴とする。
【００１１】
【作用および発明の効果】上記のように、酸化膜は、ポ
リシリコン半導体層と単結晶シリコン半導体層上に形成
される。この時、窒化処理を行うと、単結晶シリコン半
導体層には窒化膜が形成されず、ポリシリコン半導体層
上だけに選択的に窒化膜が形成される。次に、酸化処理
を行うと、ポリシリコン半導体層に形成された窒化膜は
完全に酸化され、窒化膜の形成されていたポリシリコン
半導体層上に形成される酸化膜の厚さは、窒化膜の形成
されていなかった単結晶シリコン半導体層上に形成され
る酸化膜の厚さよりも薄くなる。しかも、ポリシリコン
半導体層上に形成される酸化膜の厚さは、形成されてい
た窒化膜の厚さによって変化させることができる。よっ
て、上記の窒化処理と酸化処理により、ポリシリコン半
導体層上の酸化膜と単結晶シリコン半導体層上の酸化膜
の膜厚を独立して制御することが可能となる。
リシリコン半導体層と単結晶シリコン半導体層上に形成
される。この時、窒化処理を行うと、単結晶シリコン半
導体層には窒化膜が形成されず、ポリシリコン半導体層
上だけに選択的に窒化膜が形成される。次に、酸化処理
を行うと、ポリシリコン半導体層に形成された窒化膜は
完全に酸化され、窒化膜の形成されていたポリシリコン
半導体層上に形成される酸化膜の厚さは、窒化膜の形成
されていなかった単結晶シリコン半導体層上に形成され
る酸化膜の厚さよりも薄くなる。しかも、ポリシリコン
半導体層上に形成される酸化膜の厚さは、形成されてい
た窒化膜の厚さによって変化させることができる。よっ
て、上記の窒化処理と酸化処理により、ポリシリコン半
導体層上の酸化膜と単結晶シリコン半導体層上の酸化膜
の膜厚を独立して制御することが可能となる。
【００１２】上記の酸化膜の厚さは、窒化処理時間と酸
化処理時間とによって独立して制御することが可能とな
る。又、上記の方法によれば、キャパシタとMOSFETとを
同時工程で作成でき、キャパシタの酸化膜の十分な厚さ
が必要な場合には、高耐圧MOSFETのゲート酸化膜形成と
低耐圧MOSFETのゲート酸化膜形成との２回の酸化処理工
程を利用することができる。
化処理時間とによって独立して制御することが可能とな
る。又、上記の方法によれば、キャパシタとMOSFETとを
同時工程で作成でき、キャパシタの酸化膜の十分な厚さ
が必要な場合には、高耐圧MOSFETのゲート酸化膜形成と
低耐圧MOSFETのゲート酸化膜形成との２回の酸化処理工
程を利用することができる。
【００１３】
【実施例】以下、本発明を具体的な実施例に基づいて説
明する。本実施例は、キャパシタ１０３のポリ絶縁膜３
を二回のゲート酸化膜形成工程で積層する場合を示す。
明する。本実施例は、キャパシタ１０３のポリ絶縁膜３
を二回のゲート酸化膜形成工程で積層する場合を示す。
【００１４】図１は、キャパシタ１０３と高耐圧MOSFET
１０１と低耐圧MOSFET１０２とを集積化した半導体素子
（ＬＳＩ）１００の断面図である。シリコン基板１３上
にp-ウエル７が形成され、そのp-ウエル７上に各素子を
絶縁分離するためのフィールド酸化膜（以下、LOCOS 層
という）５が形成されている。キャパシタ１０３はこの
LOCOS 層５上に形成されている。キャパシタ１０３は、
第１ポリシリコン半導体層１、酸化膜３、第２ポリシリ
コン半導体層２とで構成されている。第１ポリシリコン
半導体層１及び第２ポリシリコン半導体層２がキャパシ
タ１０３の平行平板電極となる。
１０１と低耐圧MOSFET１０２とを集積化した半導体素子
（ＬＳＩ）１００の断面図である。シリコン基板１３上
にp-ウエル７が形成され、そのp-ウエル７上に各素子を
絶縁分離するためのフィールド酸化膜（以下、LOCOS 層
という）５が形成されている。キャパシタ１０３はこの
LOCOS 層５上に形成されている。キャパシタ１０３は、
第１ポリシリコン半導体層１、酸化膜３、第２ポリシリ
コン半導体層２とで構成されている。第１ポリシリコン
半導体層１及び第２ポリシリコン半導体層２がキャパシ
タ１０３の平行平板電極となる。
【００１５】一方、MOSFET１０１、１０２は、p-ウエル
７に形成された拡散領域６（ドレイン、ソース）、第１
ゲート絶縁膜１１、第２ゲート絶縁膜９、ゲート２１、
２２、電極８で構成されている。高耐圧MOSFET１０１の
第１ゲート酸化膜１１は、低耐圧MOSFET１０２の第２ゲ
ート酸化膜９よりも厚く形成されて、絶縁耐圧が高く設
定されている。キャパシタ１０３の酸化膜３は第１ゲー
ト酸化膜１１や第２ゲート酸化膜９の厚さとは異なり、
所望の容量が得られる厚さに設計されている。又、MOSF
ET１０１、１０２にはＢＰＳＧ（ガラス保護膜）４が形
成され、その膜４にコンタクトホールが形成されてアル
ミ(Al)配線８が設けられている。
７に形成された拡散領域６（ドレイン、ソース）、第１
ゲート絶縁膜１１、第２ゲート絶縁膜９、ゲート２１、
２２、電極８で構成されている。高耐圧MOSFET１０１の
第１ゲート酸化膜１１は、低耐圧MOSFET１０２の第２ゲ
ート酸化膜９よりも厚く形成されて、絶縁耐圧が高く設
定されている。キャパシタ１０３の酸化膜３は第１ゲー
ト酸化膜１１や第２ゲート酸化膜９の厚さとは異なり、
所望の容量が得られる厚さに設計されている。又、MOSF
ET１０１、１０２にはＢＰＳＧ（ガラス保護膜）４が形
成され、その膜４にコンタクトホールが形成されてアル
ミ(Al)配線８が設けられている。
【００１６】以下に、この半導体素子１００の形成工程
を説明する。 (1) 通常のMOSFETのLSI 製造工程に従い、ｎ伝導型のシ
リコン基板１３上にp-ウエル（ｐ伝導層）７の領域が形
成され、その上に LOCOS層５が形成される。それから、
MOSFET１０１、１０２を形成する領域の単結晶シリコン
半導体層であるp-ウエル７の表面上に、後のポリシリコ
ンエッチング時のエッチングストッパとなる酸化膜（図
示しない）を、通常の熱酸化法（1050℃）で32nmの厚さ
に形成する。なおその際、LOCOS 層５の上はほとんど成
膜されない。そしてLOCOS 層５の上にキャパシタ１０３
となる第１ポリシリコン半導体層１を約200nm 堆積さ
せ、不純物として燐(P) をイオン注入、熱拡散法（900
℃）で約5.1 ×1020cm-3で拡散させる。そして通常のホ
トリソグラフィ法（以下ホトリソと略す）、ＣＶＤ法、
ドライエッチング法で第１ポリシリコン半導体層１がパ
ターン形成される（図２(a))。次に、エッチングストッ
パのために形成した酸化膜を除去するためにバファード
フッ酸処理を行う。
を説明する。 (1) 通常のMOSFETのLSI 製造工程に従い、ｎ伝導型のシ
リコン基板１３上にp-ウエル（ｐ伝導層）７の領域が形
成され、その上に LOCOS層５が形成される。それから、
MOSFET１０１、１０２を形成する領域の単結晶シリコン
半導体層であるp-ウエル７の表面上に、後のポリシリコ
ンエッチング時のエッチングストッパとなる酸化膜（図
示しない）を、通常の熱酸化法（1050℃）で32nmの厚さ
に形成する。なおその際、LOCOS 層５の上はほとんど成
膜されない。そしてLOCOS 層５の上にキャパシタ１０３
となる第１ポリシリコン半導体層１を約200nm 堆積さ
せ、不純物として燐(P) をイオン注入、熱拡散法（900
℃）で約5.1 ×1020cm-3で拡散させる。そして通常のホ
トリソグラフィ法（以下ホトリソと略す）、ＣＶＤ法、
ドライエッチング法で第１ポリシリコン半導体層１がパ
ターン形成される（図２(a))。次に、エッチングストッ
パのために形成した酸化膜を除去するためにバファード
フッ酸処理を行う。
【００１７】(2) 次は、高耐圧MOSFET１０１の第１ゲー
ト酸化膜１１を形成する工程であるが、この酸化の直前
に第１ポリシリコン半導体層１の表面を窒化する。窒化
は酸化膜形成工程の炉内で酸化の直前に実施する。即
ち、炉内温度800 ℃にして、酸化膜形成のための酸化炉
にウエハのシリコン基板１３を設置し、炉内を100 ％の
窒素(N2)ガス雰囲気として、炉内温度を酸化温度の1050
℃まで上昇させる。この状態を所定期間保持する。この
温度範囲では第１ポリシリコン半導体層１のみが窒化さ
れ、単結晶シリコン半導体であるp-ウエル７の表面は窒
化されない。このように、第１ポリシリコン半導体層１
の表面に所定厚さの窒化膜１０が形成される（図２
(b))。
ト酸化膜１１を形成する工程であるが、この酸化の直前
に第１ポリシリコン半導体層１の表面を窒化する。窒化
は酸化膜形成工程の炉内で酸化の直前に実施する。即
ち、炉内温度800 ℃にして、酸化膜形成のための酸化炉
にウエハのシリコン基板１３を設置し、炉内を100 ％の
窒素(N2)ガス雰囲気として、炉内温度を酸化温度の1050
℃まで上昇させる。この状態を所定期間保持する。この
温度範囲では第１ポリシリコン半導体層１のみが窒化さ
れ、単結晶シリコン半導体であるp-ウエル７の表面は窒
化されない。このように、第１ポリシリコン半導体層１
の表面に所定厚さの窒化膜１０が形成される（図２
(b))。
【００１８】(3) その後、炉内雰囲気を酸素(O2)ガスに
切替え、所定時間だけ酸化処理（熱酸化）が実施され
て、第１ポリシリコン半導体層１の上に酸化膜１２が形
成され、第１ゲート酸化膜１１の厚さの一部分が形成さ
れる。酸化処理である1050℃の酸素(O2)ガス雰囲気にシ
リコン基板１３を暴露させる時間は、目的とする酸化膜
の厚さで変化させ、必要とする酸化膜厚が得られるだけ
の時間とする。第１ゲート酸化膜１１は後の酸化工程で
増膜され所望の厚さとなる（図２(c))。第１ゲート酸化
膜１１のこの工程で形成される厚さを28nmとするとき、
酸化時間は7.5 分である。又、窒化処理時間を40分とし
て、その後の酸化処理時間を7.5 分とするとき、第１ポ
リシリコン半導体層１上の酸化膜１２の厚さは50nmとな
る。
切替え、所定時間だけ酸化処理（熱酸化）が実施され
て、第１ポリシリコン半導体層１の上に酸化膜１２が形
成され、第１ゲート酸化膜１１の厚さの一部分が形成さ
れる。酸化処理である1050℃の酸素(O2)ガス雰囲気にシ
リコン基板１３を暴露させる時間は、目的とする酸化膜
の厚さで変化させ、必要とする酸化膜厚が得られるだけ
の時間とする。第１ゲート酸化膜１１は後の酸化工程で
増膜され所望の厚さとなる（図２(c))。第１ゲート酸化
膜１１のこの工程で形成される厚さを28nmとするとき、
酸化時間は7.5 分である。又、窒化処理時間を40分とし
て、その後の酸化処理時間を7.5 分とするとき、第１ポ
リシリコン半導体層１上の酸化膜１２の厚さは50nmとな
る。
【００１９】(4) その後、通常のホトリソ工程、バッフ
ァード・フッ酸処理によって、低耐圧MOSFET１０２を形
成する領域に形成された酸化膜１１のみを除去し、高耐
圧MOSFET１０１の領域の第１ゲート酸化膜１１は残され
る（図２(d))。なお、図２では低耐圧MOSFET１０２のみ
が描かれている。
ァード・フッ酸処理によって、低耐圧MOSFET１０２を形
成する領域に形成された酸化膜１１のみを除去し、高耐
圧MOSFET１０１の領域の第１ゲート酸化膜１１は残され
る（図２(d))。なお、図２では低耐圧MOSFET１０２のみ
が描かれている。
【００２０】(5) 次に、第２ゲート酸化膜９を形成す
る。第２ゲート酸化膜９も酸化炉内の熱酸化(1050 ℃）
で実施される。この時、第１ゲート酸化膜１１および第
１ポリシリコン半導体層１の上に形成した酸化膜１２の
上にも酸化膜が追加形成される。そして、最終的に、第
１ポリシリコン半導体層１上に所定厚さの酸化膜３が形
成され、所定厚さの第１ゲート酸化膜１１が形成される
ことになる。即ち、第１ポリシリコン半導体層１の上の
酸化膜３は酸化膜１２と酸化膜９との合成された厚さと
なる。又、この酸化工程で、低耐圧MOSFET１０２を形成
する領域に所定厚さの第２ゲート酸化膜９が形成される
（図２(e))。1050℃で4.25分の酸化処理により第２ゲー
ト酸化膜９の厚さは16nmとなる。この酸化処理が完了し
た時点で、第１ポリシリコン半導体層１上に完成した酸
化膜３の厚さは60nmであり、高耐圧MOSFET１０１の完成
した第１ゲート酸化膜１１の厚さは35nmとなる。
る。第２ゲート酸化膜９も酸化炉内の熱酸化(1050 ℃）
で実施される。この時、第１ゲート酸化膜１１および第
１ポリシリコン半導体層１の上に形成した酸化膜１２の
上にも酸化膜が追加形成される。そして、最終的に、第
１ポリシリコン半導体層１上に所定厚さの酸化膜３が形
成され、所定厚さの第１ゲート酸化膜１１が形成される
ことになる。即ち、第１ポリシリコン半導体層１の上の
酸化膜３は酸化膜１２と酸化膜９との合成された厚さと
なる。又、この酸化工程で、低耐圧MOSFET１０２を形成
する領域に所定厚さの第２ゲート酸化膜９が形成される
（図２(e))。1050℃で4.25分の酸化処理により第２ゲー
ト酸化膜９の厚さは16nmとなる。この酸化処理が完了し
た時点で、第１ポリシリコン半導体層１上に完成した酸
化膜３の厚さは60nmであり、高耐圧MOSFET１０１の完成
した第１ゲート酸化膜１１の厚さは35nmとなる。
【００２１】(6) その後、酸化膜３、第１ゲート酸化膜
１１、第２ゲート酸化膜９の上にポリシリコン半導体２
を370nm の厚さに成膜し、そのポリシリコン半導体２中
に不純物としてリンを900 ℃で 3×1020/cm3の濃度で熱
拡散する。次に、このポリシリコン半導体２をホトリソ
工程で所望のパターンに形成して、キャパシタ１０３の
電極としての第２ポリシリコン半導体層２と高耐圧MOSF
ET１０１のゲート２１と低耐圧MOSFET１０２のゲート２
２とが同時に形成される（図２(f))。
１１、第２ゲート酸化膜９の上にポリシリコン半導体２
を370nm の厚さに成膜し、そのポリシリコン半導体２中
に不純物としてリンを900 ℃で 3×1020/cm3の濃度で熱
拡散する。次に、このポリシリコン半導体２をホトリソ
工程で所望のパターンに形成して、キャパシタ１０３の
電極としての第２ポリシリコン半導体層２と高耐圧MOSF
ET１０１のゲート２１と低耐圧MOSFET１０２のゲート２
２とが同時に形成される（図２(f))。
【００２２】(7) その後、BPSG層４を形成して、コンタ
クト孔を設けてアルミ(Al)配線８をパターン形成して図
１のような半導体素子１００を得る。
クト孔を設けてアルミ(Al)配線８をパターン形成して図
１のような半導体素子１００を得る。
【００２３】上記の製造方法において、第１ゲート酸化
膜１１を形成する直前に、窒素(N2)雰囲気で第１ポリシ
リコン半導体層１の表面のみが選択的に窒化される理由
は次の通りである。酸化膜形成温度である1050℃で、第
１ポリシリコン半導体層１の表面と単結晶シリコン半導
体層の表面とでは、窒素(N2)雰囲気中での窒化速度が異
なり、ポリシリコン半導体層の表面のみが窒化が進むた
めである。尚、LOCOS層５は酸化されるエネルギーの方
が大きいため窒化されることはなく変化しない。
膜１１を形成する直前に、窒素(N2)雰囲気で第１ポリシ
リコン半導体層１の表面のみが選択的に窒化される理由
は次の通りである。酸化膜形成温度である1050℃で、第
１ポリシリコン半導体層１の表面と単結晶シリコン半導
体層の表面とでは、窒素(N2)雰囲気中での窒化速度が異
なり、ポリシリコン半導体層の表面のみが窒化が進むた
めである。尚、LOCOS層５は酸化されるエネルギーの方
が大きいため窒化されることはなく変化しない。
【００２４】第１ポリシリコン半導体層１の表面は、窒
素(N2)雰囲気に暴露されて窒化される時間が長い程、窒
化膜１０が厚く形成される。この窒化膜１０はその後の
酸化膜形成工程で酸化され、酸化膜１２に置換される。
酸化膜形成工程で窒化膜１０の酸化速度は、ポリシリコ
ン半導体の酸化速度よりも遅い。このため、同一酸化時
間であれば、予め形成した窒化膜１０の厚さが厚い程、
置換される酸化膜１２の厚さは、窒化処理をせずに酸化
膜を形成した場合に比べてより薄くなる。
素(N2)雰囲気に暴露されて窒化される時間が長い程、窒
化膜１０が厚く形成される。この窒化膜１０はその後の
酸化膜形成工程で酸化され、酸化膜１２に置換される。
酸化膜形成工程で窒化膜１０の酸化速度は、ポリシリコ
ン半導体の酸化速度よりも遅い。このため、同一酸化時
間であれば、予め形成した窒化膜１０の厚さが厚い程、
置換される酸化膜１２の厚さは、窒化処理をせずに酸化
膜を形成した場合に比べてより薄くなる。
【００２５】窒素雰囲気中での放置時間とその後の酸化
工程で第１ポリシリコン半導体層１上に形成される酸化
膜１２の厚さとの関係を酸化処理時間を各種変化させて
測定した。その結果を図３に示す。図３の横軸は100 ％
窒素(N2)ガス雰囲気にシリコン基板を1050℃で暴露させ
ておく時間（分）を示し、縦軸は窒化膜形成後に続けて
実施する所定時間の酸化膜形成工程によってできる酸化
膜の厚さを示している。図３はゲート酸化膜の厚さで酸
化処理時間を表している。このように、窒化処理時間と
酸化処理時間とにより、第１ポリシリコン半導体層１の
酸化膜１２の厚さを制御することができる。また、窒化
処理時間とポリシリコン半導体層上に形成される酸化膜
の厚さとの関係は、窒化処理時の温度により大きく変化
する。この温度と窒化処理時間とを制御することで、一
定の酸化処理時間でのポリシリコン半導体層上の酸化膜
の厚さを広い範囲で制御することも可能である。又、こ
れらの関係は、後工程で形成される酸化膜９の条件に無
関係に成り立つ。そのため、第１ポリシリコン半導体層
１上の酸化膜１２が必要とする厚さとなるように窒素(N
2)ガス雰囲気の放置時間を決定することができる。
工程で第１ポリシリコン半導体層１上に形成される酸化
膜１２の厚さとの関係を酸化処理時間を各種変化させて
測定した。その結果を図３に示す。図３の横軸は100 ％
窒素(N2)ガス雰囲気にシリコン基板を1050℃で暴露させ
ておく時間（分）を示し、縦軸は窒化膜形成後に続けて
実施する所定時間の酸化膜形成工程によってできる酸化
膜の厚さを示している。図３はゲート酸化膜の厚さで酸
化処理時間を表している。このように、窒化処理時間と
酸化処理時間とにより、第１ポリシリコン半導体層１の
酸化膜１２の厚さを制御することができる。また、窒化
処理時間とポリシリコン半導体層上に形成される酸化膜
の厚さとの関係は、窒化処理時の温度により大きく変化
する。この温度と窒化処理時間とを制御することで、一
定の酸化処理時間でのポリシリコン半導体層上の酸化膜
の厚さを広い範囲で制御することも可能である。又、こ
れらの関係は、後工程で形成される酸化膜９の条件に無
関係に成り立つ。そのため、第１ポリシリコン半導体層
１上の酸化膜１２が必要とする厚さとなるように窒素(N
2)ガス雰囲気の放置時間を決定することができる。
【００２６】また、この図３に示す厚さでは不十分な場
合には、別の酸化膜形成工程、本実施例では、第２ゲー
ト酸化膜９を形成する工程で、さらに、第１ポリシリコ
ン半導体層１上に酸化膜を積層させる。この場合には、
２つの酸化工程で第１ポリシリコン半導体層１上に形成
される酸化膜の総和の厚さが所望の厚さとなるように、
窒化工程での処理時間を決定する。
合には、別の酸化膜形成工程、本実施例では、第２ゲー
ト酸化膜９を形成する工程で、さらに、第１ポリシリコ
ン半導体層１上に酸化膜を積層させる。この場合には、
２つの酸化工程で第１ポリシリコン半導体層１上に形成
される酸化膜の総和の厚さが所望の厚さとなるように、
窒化工程での処理時間を決定する。
【００２７】本発明のように、窒化工程を酸化膜形成工
程の直前に実施することで、ポリシリコン半導体層上の
酸化膜と単結晶シリコン半導体層上の酸化膜との厚さを
独立して制御できる。
程の直前に実施することで、ポリシリコン半導体層上の
酸化膜と単結晶シリコン半導体層上の酸化膜との厚さを
独立して制御できる。
【図１】本発明の具体的な実施例にかかる半導体素子の
構成を示した断面図。
構成を示した断面図。
【図２】同半導体素子の製造工程を示した説明図。
【図３】窒素(N2)雰囲気暴露時間とポリシリコン半導体
層上に形成される酸化膜の厚さとの関係を示した測定
図。
層上に形成される酸化膜の厚さとの関係を示した測定
図。
１００…半導体素子
１…第１ポリシリコン半導体層
２…第２ポリシリコン半導体層
３…ポリ酸化膜
９…第２ゲート酸化膜
１１…第１ゲート酸化膜
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−326842（ＪＰ，Ａ)
特開 平７−106518（ＪＰ，Ａ)
特開 平５−6956（ＪＰ，Ａ)
特開 平３−79028（ＪＰ，Ａ)
特開 平５−251439（ＪＰ，Ａ)
特開 平８−31958（ＪＰ，Ａ)
特開 昭63−202029（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 21/316
H01L 21/318
H01L 27/04
Claims (4)
- 【請求項１】シリコン半導体基板の上に複数の半導体素
子を形成する際、ポリシリコン半導体層と単結晶シリコ
ン半導体層とがそれぞれ露出している部分に酸化膜を同
時に形成する酸化膜形成方法において、いずれも露出した、前記ポリシリコン半導体層表面と前
記単結晶シリコン半導体層表面のうち、 前記ポリシリコ
ン半導体層の表面にのみ選択的に窒化膜を形成する窒化
処理を、いずれも露出した、前記ポリシリコン半導体層
表面と前記単結晶シリコン半導体層表面の両方に酸化膜
を形成する酸化処理の直前に実施し、 当該酸化処理により、前記ポリシリコン半導体層の表面
に形成された前記窒化膜は完全に酸化されること を特徴
とするシリコン半導体の酸化膜形成方法。 - 【請求項２】前記窒化処理は前記シリコン半導体基板を
窒素(N2)雰囲気に置き、前記酸化処理は前記シリコン半
導体基板を所定温度で酸素(O2)雰囲気に置くことで実施
され、前記ポリシリコン半導体層上の前記酸化膜の厚さ
は、前記窒素雰囲気に置かれる時間と、前記酸素雰囲気
中に置かれる時間とで制御されることを特徴とする請求
項１に記載のシリコン半導体の酸化膜形成方法。 - 【請求項３】前記半導体素子は容量素子とMOSFET又はバ
イポーラトランジスタであることを特徴とする請求項１
に記載のシリコン半導体の酸化膜形成方法。 - 【請求項４】前記MOSFETは、高耐圧MOSFETと低耐圧MOSF
ETとで構成され、前記酸化処理は、高耐圧MOSFETのゲー
ト酸化膜形成と低耐圧MOSFETのゲート酸化膜形成のため
の２回の酸化処理で構成され、前記ポリシリコン半導体
層上の酸化膜を、この２回の酸化処理により形成するこ
とを特徴とする請求項１に記載のシリコン半導体の酸化
膜形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14544895A JP3538969B2 (ja) | 1995-05-18 | 1995-05-18 | ポリシリコン半導体層の酸化膜形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14544895A JP3538969B2 (ja) | 1995-05-18 | 1995-05-18 | ポリシリコン半導体層の酸化膜形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316423A JPH08316423A (ja) | 1996-11-29 |
| JP3538969B2 true JP3538969B2 (ja) | 2004-06-14 |
Family
ID=15385464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14544895A Expired - Fee Related JP3538969B2 (ja) | 1995-05-18 | 1995-05-18 | ポリシリコン半導体層の酸化膜形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3538969B2 (ja) |
-
1995
- 1995-05-18 JP JP14544895A patent/JP3538969B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08316423A (ja) | 1996-11-29 |
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