JPH03116968A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03116968A JPH03116968A JP1256463A JP25646389A JPH03116968A JP H03116968 A JPH03116968 A JP H03116968A JP 1256463 A JP1256463 A JP 1256463A JP 25646389 A JP25646389 A JP 25646389A JP H03116968 A JPH03116968 A JP H03116968A
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、半導体装置の製造方法に関する。
さらに詳しくは、一つのシリコン基板上に高耐圧と低耐
圧のトランジスタを有する半導体装置の製造方法に関す
る。
圧のトランジスタを有する半導体装置の製造方法に関す
る。
（ロ）従来の技術
従来、耐圧特性の異なるトランジスタを同一基板上につ
くる場合には、以下のような方法が用いられる。
くる場合には、以下のような方法が用いられる。
まず、第２図（ａ）に示すように、シリコン基板２１の
上にロコス絶縁層２２を形成し、次に第１の熱酸化処理
によってゲート前酸化シリコン膜２３を形成する。
上にロコス絶縁層２２を形成し、次に第１の熱酸化処理
によってゲート前酸化シリコン膜２３を形成する。
次に、第２図（ｂ）に示すようにレジストパターン２４
を形成し、これをマスクとしてシリコン基板中に不純物
を注入して高耐圧トランジスタ用チャネル２５を形成す
る。
を形成し、これをマスクとしてシリコン基板中に不純物
を注入して高耐圧トランジスタ用チャネル２５を形成す
る。
次に、第２図（Ｃ）に示すようにレジストパターン２４
を剥離し、ゲート前酸化シリコン膜２３を除去する。
を剥離し、ゲート前酸化シリコン膜２３を除去する。
次に、第２図（ｄ）に示すように酸化膜２６を第２の熱
酸化処理によって形成する。
酸化処理によって形成する。
次に、第２図（ｅ）に示すようにこの上にポリシリコン
層２７を減圧ＣＶＤ法によって積層する。
層２７を減圧ＣＶＤ法によって積層する。
次に、第２図（ｆ）に示すようにポリシリコン層２７の
上にレジストパターン２８を形成し、これをマスクとし
てポリシリコン層２７をエツチングして高耐圧トランジ
スタ用ゲート２７Ａを形成する。この後にレジスト２８
を剥離する。
上にレジストパターン２８を形成し、これをマスクとし
てポリシリコン層２７をエツチングして高耐圧トランジ
スタ用ゲート２７Ａを形成する。この後にレジスト２８
を剥離する。
次に、第２図（ｇ）に示すようにレジストパターン２９
を形成し、これをマスクとしてシリコン基板中に不純物
をイオン注入して低耐圧トランジスタのチャネル用導電
層３０を形成する。この後にレノストパターン２９を除
去する。
を形成し、これをマスクとしてシリコン基板中に不純物
をイオン注入して低耐圧トランジスタのチャネル用導電
層３０を形成する。この後にレノストパターン２９を除
去する。
次に、第２図（ｈ）に示すように、酸化膜２６を高耐圧
トランジスタ用ゲート２７Ａの下部（高耐圧トランジス
タ用ゲート酸化膜２６Ａ）以外の範囲で除去する。
トランジスタ用ゲート２７Ａの下部（高耐圧トランジス
タ用ゲート酸化膜２６Ａ）以外の範囲で除去する。
次に、第２図（ｉ）に示すように酸化膜３１を第３の熱
酸化処理によって形成する。
酸化処理によって形成する。
次に、第２図（Ｄに示すようにポリシリコン層を減圧Ｃ
ＶＤ法によって形成し、この上にレジストパターン３３
を形成し、これをマスクとして前記ポリシリコン層をエ
ツチングして低耐圧トランジスタ用ゲート３２Ａを形成
する。この後レジストパターン３３を除去し、さらに高
耐圧トランジスタ用ゲート酸化膜２７Ｂを除去する。こ
の後にレノストパターン３３を除去する。
ＶＤ法によって形成し、この上にレジストパターン３３
を形成し、これをマスクとして前記ポリシリコン層をエ
ツチングして低耐圧トランジスタ用ゲート３２Ａを形成
する。この後レジストパターン３３を除去し、さらに高
耐圧トランジスタ用ゲート酸化膜２７Ｂを除去する。こ
の後にレノストパターン３３を除去する。
次に、第１図（ｋ）に示すように高耐圧トランジスタ用
ソース３４Ａ１ ドレイン３５Ａ及び低耐圧トランジス
タ用ソース３４Ｂ１ ドレイン３５Ｂを形成し、眉間絶
縁膜３６を堆積し、コンタクトホールを形成してコンタ
クトと金属配線３７の形成を行って一つの基板に高耐圧
と低耐圧のトランジスタを有する半導体装置を製造して
いる。
ソース３４Ａ１ ドレイン３５Ａ及び低耐圧トランジス
タ用ソース３４Ｂ１ ドレイン３５Ｂを形成し、眉間絶
縁膜３６を堆積し、コンタクトホールを形成してコンタ
クトと金属配線３７の形成を行って一つの基板に高耐圧
と低耐圧のトランジスタを有する半導体装置を製造して
いる。
（ハ）発明が解決しようとする課題
前述の半導体装置の製造方法は、第２図（ｈ）に示すよ
うに、高耐圧トランジスタ用ゲート酸化膜２６Ａ以外の
厚膜（通常１００Ｇ−１５００人）の酸化膜２６をエツ
チングする際に、ロコス絶縁ＦＡ２２の表面らエツチン
グ作用を受ける結果となり、ロコス絶縁層２２が１００
０〜１５００人程度の厚み減少を起こし、フィールド部
の耐圧（フィールド反転電圧やパンチスルー電圧）が低
下したり、トランジスタのサイズがシフトしてトランジ
スタの特性か変化するという間層がある。
うに、高耐圧トランジスタ用ゲート酸化膜２６Ａ以外の
厚膜（通常１００Ｇ−１５００人）の酸化膜２６をエツ
チングする際に、ロコス絶縁ＦＡ２２の表面らエツチン
グ作用を受ける結果となり、ロコス絶縁層２２が１００
０〜１５００人程度の厚み減少を起こし、フィールド部
の耐圧（フィールド反転電圧やパンチスルー電圧）が低
下したり、トランジスタのサイズがシフトしてトランジ
スタの特性か変化するという間層がある。
この発明は、上記問題を解決するためになされたもので
あって、ロコス絶縁層の厚み減少が少なく、フィールド
部の耐圧低下がなく、トランジスタのサイズのシフトが
なく、安定な特性を有する高耐圧と低耐圧トランジスタ
から構成される半導体装置の製造方法を提供しようとす
るものである。
あって、ロコス絶縁層の厚み減少が少なく、フィールド
部の耐圧低下がなく、トランジスタのサイズのシフトが
なく、安定な特性を有する高耐圧と低耐圧トランジスタ
から構成される半導体装置の製造方法を提供しようとす
るものである。
（ニ）課題を解決するための手段
この発明によれば、（ａ）素子形成領域がロコス絶縁層
で複数に分画されたシリコン基板を第５の熱酸化処理に
付して各素子形成領域上に熱酸化膜を形成する工程、（
ｂ）上記ロコス絶縁層上及び素子形成領域上を含めてシ
リコン基板上に窒化ケイ素膜を波頂する工程、（ｃ）上
記素子形成領域のうち所定領域上の窒化ケイ素膜を除去
した後、残存する熱酸化膜を介してイオン注入法で該所
定領域内に第１のチャネル層を形成し、次いで上記所定
領域上の熱酸化膜を除去した後、第２の熱酸化処理に付
して該所定領域上に厚膜熱酸化層を形成する工程、（ｄ
）次いで、シリコン基板上に残存する窒化ケイ素膜を除
去し、この除去された範囲内における所定の素子形成領
域上の熱酸化膜を介してイオン注入法で該領域内に第２
のチャネル用導電層を形成し、次いで上記所定領域上の
熱酸化膜を除去した後、第３の熱酸化処理に付して該所
定領域上に薄膜熱酸化層を形成する工程、（ｅ）上記厚
膜熱酸化層と薄膜熱酸化層をゲート絶縁膜として各々ト
ランジスタ素子を構成することにより、高耐圧トランジ
スタと低耐圧トランジスタとを備えた半導体素子をつく
る工程、からなる半導体装置の製造方法が提供されろ。
で複数に分画されたシリコン基板を第５の熱酸化処理に
付して各素子形成領域上に熱酸化膜を形成する工程、（
ｂ）上記ロコス絶縁層上及び素子形成領域上を含めてシ
リコン基板上に窒化ケイ素膜を波頂する工程、（ｃ）上
記素子形成領域のうち所定領域上の窒化ケイ素膜を除去
した後、残存する熱酸化膜を介してイオン注入法で該所
定領域内に第１のチャネル層を形成し、次いで上記所定
領域上の熱酸化膜を除去した後、第２の熱酸化処理に付
して該所定領域上に厚膜熱酸化層を形成する工程、（ｄ
）次いで、シリコン基板上に残存する窒化ケイ素膜を除
去し、この除去された範囲内における所定の素子形成領
域上の熱酸化膜を介してイオン注入法で該領域内に第２
のチャネル用導電層を形成し、次いで上記所定領域上の
熱酸化膜を除去した後、第３の熱酸化処理に付して該所
定領域上に薄膜熱酸化層を形成する工程、（ｅ）上記厚
膜熱酸化層と薄膜熱酸化層をゲート絶縁膜として各々ト
ランジスタ素子を構成することにより、高耐圧トランジ
スタと低耐圧トランジスタとを備えた半導体素子をつく
る工程、からなる半導体装置の製造方法が提供されろ。
この発明においては、ロコス絶縁層上及び素子形成領域
上を含めてシリコン基板上に窒化ケイ素膜を被覆する。
上を含めてシリコン基板上に窒化ケイ素膜を被覆する。
この窒化ケイ素膜は、高耐圧トランジスタのチャネル形
成用イオン注入に対するマスクと厚膜のゲート酸化膜用
の熱酸化に対するマスクを形成するためのものであって
、上記基板上に、例えば減圧ＣＶＤ法等によって堆積す
ることができる。この窒化ケイ素膜の膜厚は、通常０．
Ｏ１〜０．２μｍが適している。
成用イオン注入に対するマスクと厚膜のゲート酸化膜用
の熱酸化に対するマスクを形成するためのものであって
、上記基板上に、例えば減圧ＣＶＤ法等によって堆積す
ることができる。この窒化ケイ素膜の膜厚は、通常０．
Ｏ１〜０．２μｍが適している。
この発明においては、上記素子形成領域のうち所定領域
上の窒化ケイ素膜を除去した後、残存する熱酸化膜を介
してイオン注入法で該所定領域内に第１のチャネル層を
形成し、次いで上記所定領域上の熱酸化膜を除去した後
、第２の熱酸化処理に付して該所定領域上に厚膜熱酸化
層を形成する。
上の窒化ケイ素膜を除去した後、残存する熱酸化膜を介
してイオン注入法で該所定領域内に第１のチャネル層を
形成し、次いで上記所定領域上の熱酸化膜を除去した後
、第２の熱酸化処理に付して該所定領域上に厚膜熱酸化
層を形成する。
上記窒化ケイ素膜の除去は、高耐圧トランジスタ用ゲー
トの形成を意図する領域の窒化ケイ素膜をホトリソグラ
フィ法を用いて、例えばドライエツチングによって行う
ことができる。上記熱酸化膜の除去は、例えば）（Ｆ水
溶液によって熱酸化膜を溶解して行うことができろ。
トの形成を意図する領域の窒化ケイ素膜をホトリソグラ
フィ法を用いて、例えばドライエツチングによって行う
ことができる。上記熱酸化膜の除去は、例えば）（Ｆ水
溶液によって熱酸化膜を溶解して行うことができろ。
上記、厚膜熱酸化層は、高耐圧トランジスタのゲート酸
化膜を形成するためのらのであって、通常１０００〜１
５００人の膜厚を有し、前記窒化ケイ素膜をマスクとし
て第１のチャネル層の表面に第２の熱酸化処理に付して
形成することができる。この第２の熱酸化処理は、基板
を空気又は酸素雰囲気中で、通常９００〜１０５０℃に
３〜約１０時間加熱して行うことができる。
化膜を形成するためのらのであって、通常１０００〜１
５００人の膜厚を有し、前記窒化ケイ素膜をマスクとし
て第１のチャネル層の表面に第２の熱酸化処理に付して
形成することができる。この第２の熱酸化処理は、基板
を空気又は酸素雰囲気中で、通常９００〜１０５０℃に
３〜約１０時間加熱して行うことができる。
この発明においては、次いでシリコン基板上に残存する
窒化ケイ素膜を除去し、この除去された範囲内における
所定の素子形成領域上の熱酸化膜を介してイオン注入法
で該領域内に第２のチャネル用伝導層を形成し、次いで
上記所定領域上の熱酸化膜を除去した後、第３の熱酸化
処理に付して該所定領域上に薄膜熱酸化層を形成する。
窒化ケイ素膜を除去し、この除去された範囲内における
所定の素子形成領域上の熱酸化膜を介してイオン注入法
で該領域内に第２のチャネル用伝導層を形成し、次いで
上記所定領域上の熱酸化膜を除去した後、第３の熱酸化
処理に付して該所定領域上に薄膜熱酸化層を形成する。
上記窒化ケイ素膜の除去は、例えばリン酸水溶液等によ
って窒化ケイ素膜を溶解して行うことができる。上記熱
酸化膜の除去は、例えばＨＦ水溶液によって熱酸化膜を
溶解して行うことができる。上記薄膜熱酸化層は、低耐
圧トランジスタのゲート酸化膜を形成するためのもので
あって、通常１５０〜３００人の膜厚を有し、第２のチ
ャネル用伝導層の表面に第３の熱処理に付して形成する
ことができる。この第３の熱処理は、基板を空気又は酸
素雰囲気中で、通常９０Ｇ−１０５０℃に０．１〜１時
間加熱して行うことができる。
って窒化ケイ素膜を溶解して行うことができる。上記熱
酸化膜の除去は、例えばＨＦ水溶液によって熱酸化膜を
溶解して行うことができる。上記薄膜熱酸化層は、低耐
圧トランジスタのゲート酸化膜を形成するためのもので
あって、通常１５０〜３００人の膜厚を有し、第２のチ
ャネル用伝導層の表面に第３の熱処理に付して形成する
ことができる。この第３の熱処理は、基板を空気又は酸
素雰囲気中で、通常９０Ｇ−１０５０℃に０．１〜１時
間加熱して行うことができる。
この発明においては、上記厚膜熱酸化層と薄膜熱酸化層
をゲート絶縁膜として各々トランジスタ素子を構成する
ことにより、高耐圧トランジスタと低耐圧トランジスタ
とを備えた半導体素子を形成し半導体装置を製造するこ
とができる。
をゲート絶縁膜として各々トランジスタ素子を構成する
ことにより、高耐圧トランジスタと低耐圧トランジスタ
とを備えた半導体素子を形成し半導体装置を製造するこ
とができる。
（ホ）作用
窒化ケイ素膜が、第２の熱酸化処理（厚膜熱酸化層の形
成）に際して、高耐圧トランジスタのゲート形成領域以
外の素子形成領域に不要な厚膜熱酸化層の堆積を防ぎ、
ロコス絶縁膜の厚み減少を起こす厚膜熱酸化層のエツチ
ング工程を不要とさせろ。
成）に際して、高耐圧トランジスタのゲート形成領域以
外の素子形成領域に不要な厚膜熱酸化層の堆積を防ぎ、
ロコス絶縁膜の厚み減少を起こす厚膜熱酸化層のエツチ
ング工程を不要とさせろ。
（へ）実施例
この発明の実施例を図面を用いて説明する。
まず、第１図（ａ）に示すようにシリコン基Ｖｉ、１上
に、ロコス法による酸化シリコン１１２を形成して素子
形成領域を複数に分画し、次に０．／ＨＣＩ雰囲気中１
０５０℃、７分で行う第１の熱酸化処理によって膜厚２
８０人のゲート前酸化シリコン膜３を形成する。
に、ロコス法による酸化シリコン１１２を形成して素子
形成領域を複数に分画し、次に０．／ＨＣＩ雰囲気中１
０５０℃、７分で行う第１の熱酸化処理によって膜厚２
８０人のゲート前酸化シリコン膜３を形成する。
次に、第１図（ｂ）に示すように、酸化シリコン層２及
びゲート前酸化シリコン膜３の上にＣＶＤ法によって膜
厚０．０５μ−の窒化ケイ素膜４を堆積する。
びゲート前酸化シリコン膜３の上にＣＶＤ法によって膜
厚０．０５μ−の窒化ケイ素膜４を堆積する。
次に、第１図（ｃ）に示すように所定のパターンのレジ
スト膜５を形成する。
スト膜５を形成する。
次に、第１図（ｄ）に示すようにレジスト膜５をマスク
として、窒化ケイ素膜４をドライエッチング法によって
エツチングして高耐圧トランジスタのゲートの形成を意
図する領域を開口する。次にシリコン基板中にボロンを
イオン注入して第１のチャネル層６を形成する。この後
に露出しているゲート前酸化シリコン膜３をＨＰ水溶液
によって溶解して除去する。
として、窒化ケイ素膜４をドライエッチング法によって
エツチングして高耐圧トランジスタのゲートの形成を意
図する領域を開口する。次にシリコン基板中にボロンを
イオン注入して第１のチャネル層６を形成する。この後
に露出しているゲート前酸化シリコン膜３をＨＰ水溶液
によって溶解して除去する。
次に、第１図（ｅ）に示すように、第１のチャネル層６
の上に第２の熱酸化処理によって１２００人の膜厚のゲ
ート酸化層（厚膜熱酸化層）７を形成する。この後に約
９８％のリン酸水溶液にて窒化ケイ素膜を溶解して除去
する。
の上に第２の熱酸化処理によって１２００人の膜厚のゲ
ート酸化層（厚膜熱酸化層）７を形成する。この後に約
９８％のリン酸水溶液にて窒化ケイ素膜を溶解して除去
する。
次に、第１図（４）に示すように低耐圧トランジスタの
形成を意図する領域が開口されたパターンのレジストｌ
Ｉ８を形成し、これをマスクとしてシリコン基板中にボ
ロンをイオン注入して第２のチャネル用伝導層９を形成
する。
形成を意図する領域が開口されたパターンのレジストｌ
Ｉ８を形成し、これをマスクとしてシリコン基板中にボ
ロンをイオン注入して第２のチャネル用伝導層９を形成
する。
次に、第１図（ｇ）に示すようにレジスト膜８を剥離し
、ゲート前酸化シリコンＩ［３を除去し、第３の熱酸化
処理によって２００人の膜厚の酸化シリコン層１０を形
成する。
、ゲート前酸化シリコンＩ［３を除去し、第３の熱酸化
処理によって２００人の膜厚の酸化シリコン層１０を形
成する。
次に、第１図（ｈ）に示すように、ＣＶＤ法によって４
５００．４の膜厚を有する多結晶シリコン膜を堆積し、
この上に所定のパターンのレジスト膜１１を形成し、こ
れをマスクとして多結晶シリコン膜をエツチングして多
結晶シリコンゲート１２を形成する。この後レジスト［
１１を除去する。
５００．４の膜厚を有する多結晶シリコン膜を堆積し、
この上に所定のパターンのレジスト膜１１を形成し、こ
れをマスクとして多結晶シリコン膜をエツチングして多
結晶シリコンゲート１２を形成する。この後レジスト［
１１を除去する。
次に、第１図（ｉ）に示すようにソース１３Ａ。
１３Ｂ、ドレイン１４Ａ、１４Ｂを形成し、層間絶縁膜
１５を堆積しコンタクトホールを形成してコンタクトと
金属配線１６を形成してトランジスタを作製した。
１５を堆積しコンタクトホールを形成してコンタクトと
金属配線１６を形成してトランジスタを作製した。
このようにして作製したトランジスタは、耐圧性に優れ
安定した特性を育することが確認された。
安定した特性を育することが確認された。
（ト）発明の効果
この発明によれば、ロコス絶線膜の厚み減少か少なく、
フィールド部の耐圧低下がなく、トランジスタのサイズ
のシフトがなく安定な特性を有する高耐圧と低耐圧トラ
ンジスタから構成されろ半導体装置の製造方法を提供す
ることができる。
フィールド部の耐圧低下がなく、トランジスタのサイズ
のシフトがなく安定な特性を有する高耐圧と低耐圧トラ
ンジスタから構成されろ半導体装置の製造方法を提供す
ることができる。
第１図（ａ）〜（ｉ）は、この発明の実施例で作製した
半導体装置の製造工程の説明図、第２図（ａ）〜（ｋ）
は、従来の半導体装置の製造工程説明図である。 ！・・・・・・シリコン基板、 ２・・・・・・酸化シリコン層（ロコス絶縁層）、３・
・・・・・ゲート前酸化シリコン膜、４・・・・・・窒
化ケイ素膜、５・・・・・・レジスト膜、６・・・・・
・第１のチャネル層、 ７・・・・・・ゲート酸化層（厚膜熱酸化層）、８・・
・・・・レジスト膜、 ９・・・・・・第２のチャネル用伝導層、１０・・・・
・・酸化シリコン層、 １１・・・・・・レジスト膜、 １２・・・・・・多結晶シリコンゲート、１３Ａ、１３
Ｂ・・・・・・ソース、 １４Ａ、１４Ｂ・・・・・・ドレイン、１５・・・・・
・層間絶縁膜、１６・・・・・・金属配線。 ｍ（ａ） 筐 防（ｂ） 炉 ツ（Ｃ） ９ 填 薗 （ｅ） 第 １（ｆ） 第 ｇＩ（９） 笥 Ｍ （ａ） 筒 ｗ（ｂ） ５ ５
半導体装置の製造工程の説明図、第２図（ａ）〜（ｋ）
は、従来の半導体装置の製造工程説明図である。 ！・・・・・・シリコン基板、 ２・・・・・・酸化シリコン層（ロコス絶縁層）、３・
・・・・・ゲート前酸化シリコン膜、４・・・・・・窒
化ケイ素膜、５・・・・・・レジスト膜、６・・・・・
・第１のチャネル層、 ７・・・・・・ゲート酸化層（厚膜熱酸化層）、８・・
・・・・レジスト膜、 ９・・・・・・第２のチャネル用伝導層、１０・・・・
・・酸化シリコン層、 １１・・・・・・レジスト膜、 １２・・・・・・多結晶シリコンゲート、１３Ａ、１３
Ｂ・・・・・・ソース、 １４Ａ、１４Ｂ・・・・・・ドレイン、１５・・・・・
・層間絶縁膜、１６・・・・・・金属配線。 ｍ（ａ） 筐 防（ｂ） 炉 ツ（Ｃ） ９ 填 薗 （ｅ） 第 １（ｆ） 第 ｇＩ（９） 笥 Ｍ （ａ） 筒 ｗ（ｂ） ５ ５
Claims (1)
- 【特許請求の範囲】 １、（ａ）素子形成領域がロコス絶縁層で複数に分画さ
れたシリコン基板を第１の熱酸化処理に付して各素子形
成領域上に熱酸化膜を形成する工程、（ｂ）上記ロコス
絶縁層上及び素子形成領域上を含めてシリコン基板上に
窒化ケイ素膜を被覆する工程、 （ｃ）上記素子形成領域のうち所定領域上の窒化ケイ素
膜を除去した後、残存する熱酸化膜を介してイオン注入
法で該所定領域内に第１のチャネル層を形成し、次いで
上記所定領域上の熱酸化膜を除去した後、第２の熱酸化
処理に付して該所定領域上に厚膜熱酸化層を形成する工
程、 （ｄ）次いで、シリコン基板上に残存する窒化ケイ素膜
を除去し、この除去された範囲内における所定の素子形
成領域上の熱酸化膜を介してイオン注入法で該領域内に
第２のチャネル用導電層を形成し、次いで上記所定領域
上の熱酸化膜を除去した後、第３の熱酸化処理に付して
該所定領域上に薄膜熱酸化層を形成する工程、 （ｅ）上記厚膜熱酸化層と薄膜熱酸化層をゲート絶縁膜
として各々トランジスタ素子を構成することにより、高
耐圧トランジスタと低耐圧トランジスタとを備えた半導
体素子をつくる工程、 からなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1256463A JPH03116968A (ja) | 1989-09-29 | 1989-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1256463A JPH03116968A (ja) | 1989-09-29 | 1989-09-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03116968A true JPH03116968A (ja) | 1991-05-17 |
Family
ID=17292988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1256463A Pending JPH03116968A (ja) | 1989-09-29 | 1989-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03116968A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002100683A (ja) * | 2000-07-21 | 2002-04-05 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2002313941A (ja) * | 2001-04-12 | 2002-10-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2007273769A (ja) * | 2006-03-31 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US10418281B2 (en) | 2016-06-30 | 2019-09-17 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54127289A (en) * | 1978-03-27 | 1979-10-03 | Fujitsu Ltd | Semiconductor integrated circuit device and its manufacture |
| JPS58124272A (ja) * | 1982-01-20 | 1983-07-23 | Hitachi Ltd | Ｍｉｓ型半導体装置及びその製造方法 |
| JPS6097662A (ja) * | 1983-11-01 | 1985-05-31 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS61251063A (ja) * | 1985-04-30 | 1986-11-08 | Fuji Photo Film Co Ltd | 相補型絶縁ゲ−ト電界効果トランジスタ集積回路 |
-
1989
- 1989-09-29 JP JP1256463A patent/JPH03116968A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54127289A (en) * | 1978-03-27 | 1979-10-03 | Fujitsu Ltd | Semiconductor integrated circuit device and its manufacture |
| JPS58124272A (ja) * | 1982-01-20 | 1983-07-23 | Hitachi Ltd | Ｍｉｓ型半導体装置及びその製造方法 |
| JPS6097662A (ja) * | 1983-11-01 | 1985-05-31 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS61251063A (ja) * | 1985-04-30 | 1986-11-08 | Fuji Photo Film Co Ltd | 相補型絶縁ゲ−ト電界効果トランジスタ集積回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002100683A (ja) * | 2000-07-21 | 2002-04-05 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2002313941A (ja) * | 2001-04-12 | 2002-10-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2007273769A (ja) * | 2006-03-31 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US10418281B2 (en) | 2016-06-30 | 2019-09-17 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
| DE112016007022B4 (de) | 2016-06-30 | 2022-01-27 | Mitsubishi Electric Corporation | Verfahren zum herstellen einer halbleitervorrichtung |
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