JPS5922381B2 - ハンドウタイソシノ セイゾウホウホウ - Google Patents

ハンドウタイソシノ セイゾウホウホウ

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JPS5922381B2
JPS5922381B2 JP50144255A JP14425575A JPS5922381B2 JP S5922381 B2 JPS5922381 B2 JP S5922381B2 JP 50144255 A JP50144255 A JP 50144255A JP 14425575 A JP14425575 A JP 14425575A JP S5922381 B2 JPS5922381 B2 JP S5922381B2
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俊一 開
秀国 石田
敏夫 米沢
正一 北根
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Toshiba Corp
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Tokyo Shibaura Electric Co Ltd
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    • H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon

Description

【発明の詳細な説明】 本発明は半導体素子の製造方法に関し、半導体素子の製
造工程における絶縁被膜の改良された形成方法を含む半
導体素子の製造方法を提供するものである。
一例の半導体素子に、その一部が第１図に示される如き
ものがある。
図におけるＡ部はトランジスタ、Ｂ部は抵抗で、これら
は半導体基板１の１主面に５１０２の如き絶縁被膜２を
被着し、これに開口を設けて不純物拡散等の処理を施し
、さらに積層して絶縁被膜を被着するなどの工程を繰返
し形成される。しかして半導体素子の従来の製造方法に
あつては数回の熱処理工程を経た絶縁被膜をそのまゝ残
して製品を形成していた。特に上記トランジスタ部の絶
縁被膜は数処理工程を経ているために、Ｎａイオンを代
表とするアルカリ不純物によつて汚染されている。この
ためコレクタ領域やベース領域にチャンネルが発生しや
すく、多量のｇ−に電流が流れる。その結果１／ｆノイ
ズ（Ｎｏｉｓｅ）の増大や信頼性におけるＶｃＢｏ（コ
レクタベース間電圧）、ＶｃＥｏ（コレクタ、エミッタ
間電圧）の耐圧劣化現象が生ずるという欠点がある。ま
た上記抵抗についても耐圧劣化を生ずるという欠点があ
る。本発明は上記従来の半導体素子の製造方法における
欠点を除去するためになされたもので、第１の発明は、
半導体基板上に絶縁被膜を被着する工程と、前記絶縁被
膜をマスクとして前記半導体基板に不純物を導入する処
理を施す工程と、前記絶縁被膜を除去して新たな絶縁被
膜を前記半導体基板上に被着する工程と、前記新たな絶
縁被膜にＳｉ３Ｎ４層を積層被着する工程と、前記Ｓｉ
３Ｎ４層に選択的に蝕刻を施し蝕刻除去部に前記新たな
絶縁被膜を露出させる工程と、前記Ｓｉ３Ｎ４層をマス
クにしてそのＳｉ３Ｎ４層の蝕刻除去部に露出した前記
新たな絶縁被膜下の半導体基板に酸化を施す工程とを具
備したことを特徴とする半導体素子の製造方法であう、
また、第２の発明は、新たな絶縁被膜がＳｉＯ２でなる
とともにＰおよびＡＳｌまたはＰをドープしたＳｉＯ２
膜であることを特徴とする前記第１の発明にかかる半導
体素子の製造方法である。
次に本発明の一実施例の半導体素子の製造方法につき図
面を参照して詳細に説明する。
第２図ａはトランジスタ、抵抗等が形成されたシリコン
基板１で、上記形成のためにその１主面に被着されたＳ
ｉＯ２の如きでなる絶縁被膜（図示省略、第１図に２に
相当する）は別離除去されている。前記基板の１主面に
新たにＳｉＯ２膜１１を形成する（第２図ｂ）。上記Ｓ
ｉＯ２膜はＨ２＋０２ガスとＨＣＩガスを同時に流して
形成された水素燃焼、塩酸酸化膜であり、この工程は約
１０００℃、約〜３０分間にて約１５００Ａの膜厚が得
られる。
か＋かる酸化膜はＮａによる汚染を防ぐとともにピンホ
ールが非常に少ない長所がある。
前記酸化膜１１に積層させてＳｉ３Ｎ４層１２を約１０
００Ａ厚に形成する（第２図ｃ）。この層の形成はＣＶ
Ｄ（ＣｈｅｍｉｃａｌＶａｐＯｒＤｅｐＯｓｉｔｉＯｎ
）法にようＳｉＨ４＋ＮＨ３→Ｓｉ３Ｎ４ 生成される。
つぎに上記Ｓｉ３Ｎ４ｌ２に写真蝕刻手段およびプラズ
マエツチング手段（Ｓｉ３Ｎ４の＋エツチング）によつ
て、Ｐ アイソレーシヨン層、トランジスタ部分、抵抗
部分等の上部を除いて他の部分は除去する（第２図ｄ）
。
ついで１１００℃にて３時間の水素燃焼塩酸酸化を施し
て約５０００〜〜６０００Ａ厚の塩酸酸化膜１３を形成
する（第２図ｅ）。
なお上記Ｓｉ３Ｎ４層を残した部分は該層の酸化に対す
るマスク能により酸化されない。次にＳｉ３Ｎ４層にた
いしリン酸またはＣＦ４のプラズマエツチングを施して
除去する（第２図ｆ）。特にこ＼で上記塩酸酸化膜１３
と既設の酸化膜１１と酸化膜成長に変化を設けたのは、
トランジスタ部分におけるベースの表面濃度のたれ下り
のためにチヤンネルが発生するのを防止し、また抵抗部
の抵抗値のバラツキを防止するためである。さらにコレ
クタ領域に厚い酸化膜１３を形成するのは、素子の電源
電圧のためにコレクタ層が反転するのを防止するためで
ある。（この理由はコレクタ層がベース エミツタ領域
よ！０遥かに濃度が低いためである。）次にＳｉＨ４酸
化法で形成したＣＶＤＳｉＯ２層１４を約２０００〜４
０００Ａ厚に被着し、さらに積層してＣＶＤＰ−Ａｓ（
またはＰ）ドープド（ＤＯｐｅｄ）ＳｉＯ２層１５を約
２０００〜３０００Ａ厚に被着する（第２図ｇ）。つい
で約１０００℃にて約１０分間の加熱アニールを施す。
このアニールは酸化性雰囲気でも非酸化性雰囲気でもよ
い。さらにＰＯＣｌ３のリン処理工程にて有害不純物等
の除去などを行ない、電極導出のための配線金属層１６
を被着形成する（第２図ｈ）。本発明によれば基板にト
ランジスタ、抵抗等の機能素子を形成したのち、新たに
クリーンな酸化膜を形成し直し、更にＳｉ３Ｎ４を利用
して選択的に酸化を施すもので、第３図に従来方法とノ
イズを比較して示す。
図の縦軸にＮ，ＦをＤＢにて、横軸に周波数ＨＺを表わ
し、Ｉｃ＝１００ＭＡ、ＶｃＥ＝３ｖ．Ｒｇ＝１ＫΩに
て測定を行なつたものである。本発明による測定値（実
線）は従来のもの＼測定値（点線）に比し１／ｆノイズ
が明らかに少いことを示している。次に第４図は本発明
にか＼るものと、従来のものとについてＶＣＥＯとβと
の相関を示す。
同じβに訃けるＣＥＯ耐圧は本発明によるものＡが従来
のものＢよシも遥に高く、よつて表面のｇ−ｒ電流値が
小さくなつたことを示している。本発明にかかる製造方
法は上記実施例に限定されるものでなく一般の半導体素
子に広く適用できることは云うまでもない。
【図面の簡単な説明】
第１図は半導体素子の一部を示す断面図、第２図ａ−ｈ
は本発明の一実施例の半導体素子の製造方法を工程順に
説明するいづれも断面図、第３図、第４図はいづれも本
発明の製造方法の効果を説明するための図である。 なお図中同一符号は同一または相当部分を夫々示す。１
・・・基板、１２，１２′，１２４・・Ｓｉ３Ｎ４，ｌ
４・・・ＳｌＯ２層、１５・・・Ｐ−ＡｓｄＯｐｅｄＳ
ｉＯ２層。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板上に絶縁被膜を被着する工程と、前記絶
    縁被膜をマスクとして前記半導体基板に不純物を導入す
    る処理を施す工程と、前記絶縁被膜を除去して新たな絶
    縁被膜を前記半導体基板上に被着する工程と、前記新た
    な絶縁被膜上にＳｉ＿３Ｎ＿４層を積層被着する工程と
    、前記Ｓｉ＿３Ｎ＿４層に選択的に蝕刻を施し蝕刻除去
    部に前記新たな絶縁被膜を露出させる工程と、前記Ｓｉ
    ＿３Ｎ＿４層をマスクにしてそのＳｉ＿３Ｎ＿４層の蝕
    刻除去部に露出した前記新たな絶縁被膜下の半導体基板
    に酸化を施す工程とを具備したことを特徴とする半導体
    素子の製造方法。 ２ 新たな絶縁被膜がＳｉＯ＿２でなるとともにＰおよ
    びＡｓ、またはＰをドープしたＳｉＯ＿２膜であること
    を特徴とする特許請求の範囲第１項記載の半導体素子の
    製造方法。
JP50144255A 1975-12-03 1975-12-03 ハンドウタイソシノ セイゾウホウホウ Expired JPS5922381B2 (ja)

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