JPS6160578B2 - - Google Patents
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- JPS6160578B2 JPS6160578B2 JP52065760A JP6576077A JPS6160578B2 JP S6160578 B2 JPS6160578 B2 JP S6160578B2 JP 52065760 A JP52065760 A JP 52065760A JP 6576077 A JP6576077 A JP 6576077A JP S6160578 B2 JPS6160578 B2 JP S6160578B2
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- JP
- Japan
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- polycrystalline
- oxide film
- semiconductor substrate
- integrated circuit
- wiring made
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- Expired
Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
(1) 発明の利用分野
本発明は、MOS型集積回路の製造方法の改良
に関する。
に関する。
(2) 従来技術
第１図は従来のMOS型集積回路の製造方法を
示す。以下ｎチヤネルMOS型集積回路を例にと
つて説明するが、ｐチヤネルMOS型集積回路に
も適用できる。ｐ型Si基板１の表面に部分的に厚
い（約１μｍ）酸化膜２，２′，２″を例えば局所
酸化技術により形成し、素子分離領域を形成する
（ａ図）。基板Siをdry O2中で酸化して例えば
1000Å程度のうすいゲート酸化膜３，３′を形成
する（ｂ図）。ゲート酸化膜３′を部分的に除去し
た後多結晶Si５を堆積させ、多結晶Siのシート抵
抗を下げるためにリンを拡散する。このとき一部
のリンが多結晶Siを通過して基板Si中に拡散され
て基板Si表面にｎ型拡散層４が形成される（ｃ
図）。多結晶Siをゲート電極７および配線領域
７′を残して除去し、次いでソース・ドレイン拡
散層を形成するためにリン又はAsを拡散して拡
散層６，６′，６″を形成する。このとき拡散層
６″は拡散領域４がソース・ドレイン拡散時にの
びるためにｄ図に示されるように部分的に深い拡
散層が形成されることになる（ｄ図）。
示す。以下ｎチヤネルMOS型集積回路を例にと
つて説明するが、ｐチヤネルMOS型集積回路に
も適用できる。ｐ型Si基板１の表面に部分的に厚
い（約１μｍ）酸化膜２，２′，２″を例えば局所
酸化技術により形成し、素子分離領域を形成する
（ａ図）。基板Siをdry O2中で酸化して例えば
1000Å程度のうすいゲート酸化膜３，３′を形成
する（ｂ図）。ゲート酸化膜３′を部分的に除去し
た後多結晶Si５を堆積させ、多結晶Siのシート抵
抗を下げるためにリンを拡散する。このとき一部
のリンが多結晶Siを通過して基板Si中に拡散され
て基板Si表面にｎ型拡散層４が形成される（ｃ
図）。多結晶Siをゲート電極７および配線領域
７′を残して除去し、次いでソース・ドレイン拡
散層を形成するためにリン又はAsを拡散して拡
散層６，６′，６″を形成する。このとき拡散層
６″は拡散領域４がソース・ドレイン拡散時にの
びるためにｄ図に示されるように部分的に深い拡
散層が形成されることになる（ｄ図）。
このような従来の製造工程ではｄ図に示された
ように拡散層６″が深く形成されるために、６′，
６″間の素子分離を行なうためにはｌを例えば５
μｍ以上に大きくとらなければならず、したがつ
て、MOS型集積回路のチツプ面積を小さくでき
ないという欠点があつた。
ように拡散層６″が深く形成されるために、６′，
６″間の素子分離を行なうためにはｌを例えば５
μｍ以上に大きくとらなければならず、したがつ
て、MOS型集積回路のチツプ面積を小さくでき
ないという欠点があつた。
(3) 発明の目的
本発明は上記のような欠点を除去し、チツプ面
積の小さなMOS型集積回路を提供する製造方法
に関するものである。
積の小さなMOS型集積回路を提供する製造方法
に関するものである。
(4) 実施例
以下、本発明を実施例を参照して詳細に説明す
る。第２図は本発明の実施例を示す。基板比抵抗
３〜10Ω・cmのｐ型（100）面Si基板８を局所酸
化技術を用いて素子分離用の厚い酸化膜９，
９′，９″をwetO2中で１μｍの厚さに形成する
（ａ図）。ゲート酸化膜１０，１０′をdryO2中で
500Å形成した後多結晶Si１１を400Å全面に堆積
させ、リンを拡散する（ｂ図）。多結晶Siをゲー
ト電極１２および配線領域１２′を残して選択的
にエツチングし、次いでゲートSiO2をエツチン
グして取り去る（ｃ図）。次に、wetO2中、700℃
で10時間酸化すると基板Si上には約500Åの酸化
膜１３，１３′，１３″、polySiの周囲には約3000
Åの酸化膜１４，１４′が形成される（ｄ図）。そ
の後dryO2中で45分間酸化した後基板Si上のSiO2
をエツチングして取り除くと、多結晶Siの周囲に
は酸化膜が1500Å程度残された状態になる（ｅ
図）。このように700℃の酸化温度で湿式酸化
（WetO2雰囲気）を行うと、酸化速度の不純物濃
度依存性が強く出る。従つて、多結晶Si上に厚く
酸化膜が形成される。高温になる程、不純物濃度
に依存しなくなるので、約600℃〜900℃の範囲が
適用できる。
る。第２図は本発明の実施例を示す。基板比抵抗
３〜10Ω・cmのｐ型（100）面Si基板８を局所酸
化技術を用いて素子分離用の厚い酸化膜９，
９′，９″をwetO2中で１μｍの厚さに形成する
（ａ図）。ゲート酸化膜１０，１０′をdryO2中で
500Å形成した後多結晶Si１１を400Å全面に堆積
させ、リンを拡散する（ｂ図）。多結晶Siをゲー
ト電極１２および配線領域１２′を残して選択的
にエツチングし、次いでゲートSiO2をエツチン
グして取り去る（ｃ図）。次に、wetO2中、700℃
で10時間酸化すると基板Si上には約500Åの酸化
膜１３，１３′，１３″、polySiの周囲には約3000
Åの酸化膜１４，１４′が形成される（ｄ図）。そ
の後dryO2中で45分間酸化した後基板Si上のSiO2
をエツチングして取り除くと、多結晶Siの周囲に
は酸化膜が1500Å程度残された状態になる（ｅ
図）。このように700℃の酸化温度で湿式酸化
（WetO2雰囲気）を行うと、酸化速度の不純物濃
度依存性が強く出る。従つて、多結晶Si上に厚く
酸化膜が形成される。高温になる程、不純物濃度
に依存しなくなるので、約600℃〜900℃の範囲が
適用できる。
この多結晶Siを覆つている酸化膜は、上部に配
線層が形成されたとき層間の絶縁耐圧を十分に大
きくし得る。多結晶Si１２′の周囲の酸化膜１４
が部分的にエツチングして取り除いた後、再び多
結晶Siを堆積させ配線領域１５を残してとり去
る。その後全面にAsを拡散して、拡散層１６，
１６′，１６″を拡散深さ0.4μｍ程度に形成す
る。このとき１６″はｇ図に示されているように
１５の下の部分では拡散層の深さが0.2μｍ程度
に浅くなる（ｇ図）。その後リンを含んだSiO2膜
１７，１７′，１７″，１７を6000Å程度堆積さ
せ、電極取り出し用の穴を選択的にあけたあと、
Alで取り出し用電極１８，１８′，１８″を形成
する。以上述べた製造方法によれば１６″の拡散
層は９′と接する部分で浅く形成するために９′の
長さl′を例えば３μｍ程度にすればよく、したが
つてMOS型集積回路のチツプ面積を従来よりも
小さくすることができる。なお、第２図、ｆ図に
おける酸化膜の選択的なエツチング工程はｄ図が
終了した段階で行なうことによつても同様の効果
が得られることは明らかである。
線層が形成されたとき層間の絶縁耐圧を十分に大
きくし得る。多結晶Si１２′の周囲の酸化膜１４
が部分的にエツチングして取り除いた後、再び多
結晶Siを堆積させ配線領域１５を残してとり去
る。その後全面にAsを拡散して、拡散層１６，
１６′，１６″を拡散深さ0.4μｍ程度に形成す
る。このとき１６″はｇ図に示されているように
１５の下の部分では拡散層の深さが0.2μｍ程度
に浅くなる（ｇ図）。その後リンを含んだSiO2膜
１７，１７′，１７″，１７を6000Å程度堆積さ
せ、電極取り出し用の穴を選択的にあけたあと、
Alで取り出し用電極１８，１８′，１８″を形成
する。以上述べた製造方法によれば１６″の拡散
層は９′と接する部分で浅く形成するために９′の
長さl′を例えば３μｍ程度にすればよく、したが
つてMOS型集積回路のチツプ面積を従来よりも
小さくすることができる。なお、第２図、ｆ図に
おける酸化膜の選択的なエツチング工程はｄ図が
終了した段階で行なうことによつても同様の効果
が得られることは明らかである。
第１図は従来のMOS型集積回路の製造方法を
示す図、第２図は本発明の実施例である。
示す図、第２図は本発明の実施例である。
Claims (1)
- １ ゲート電極がリンまたはヒ素を含んだ多結晶
Siで形成されたMOSトランジスタが半導体基板
上に設けられているMOS型集積回路において、
上記ゲート電極と同じ工程で素子分離絶縁膜上に
設けられた多結晶Siからなる配線と、当該多結晶
Siを湿式熱酸化する工程と、当該湿式酸化工程
で、上記半導体基板上に形成されたうすい酸化膜
を除去し、かつ上記多結晶Siの酸化膜が全て除去
されないように制御された酸化膜のエツチング工
程と、上記多結晶Siからなる配線の酸化膜の１部
をエツチングして取り去る工程と、上記多結晶Si
からなる配線と互いに接続するように形成された
第２多結晶Siを設ける工程と、該第２の多結晶Si
を所望形状にエツチングする工程と、上記第２の
多結晶Siと上記半導体基板の少なくとも一部に不
純物を導入する工程とを有することを特徴とする
MOS型集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6576077A JPS54990A (en) | 1977-06-06 | 1977-06-06 | Manufacture for mos type integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6576077A JPS54990A (en) | 1977-06-06 | 1977-06-06 | Manufacture for mos type integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54990A JPS54990A (en) | 1979-01-06 |
| JPS6160578B2 true JPS6160578B2 (ja) | 1986-12-22 |
Family
ID=13296297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6576077A Granted JPS54990A (en) | 1977-06-06 | 1977-06-06 | Manufacture for mos type integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54990A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037743A (ja) * | 1983-08-11 | 1985-02-27 | Nec Corp | 半導体装置 |
| JP2812388B2 (ja) * | 1988-01-18 | 1998-10-22 | 富士通株式会社 | Ｓｏｉ半導体装置の製造方法 |
-
1977
- 1977-06-06 JP JP6576077A patent/JPS54990A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54990A (en) | 1979-01-06 |
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