JPS6238857B2 - - Google Patents
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- JPS6238857B2 JPS6238857B2 JP7590282A JP7590282A JPS6238857B2 JP S6238857 B2 JPS6238857 B2 JP S6238857B2 JP 7590282 A JP7590282 A JP 7590282A JP 7590282 A JP7590282 A JP 7590282A JP S6238857 B2 JPS6238857 B2 JP S6238857B2
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- Japan
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- oxide film
- channel cut
- cut region
- thick oxide
- film
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76221—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO with a plurality of successive local oxidation steps
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかり、特に
チヤンネルカツト領域の形成に関するものであ
る。
チヤンネルカツト領域の形成に関するものであ
る。
バイポーラ型の半導体装置において、該装置の
絶縁耐圧は、特性上重要な要素の１つである。前
記絶縁耐圧は、埋込層領域とチヤンネルカツト領
域との距離で決定され、該距離が長い程絶縁耐圧
が高くなる。しかしながら前記埋込層領域とチヤ
ンネルカツト領域の距離が長ければ半導体装置の
集積度が低下する事になり好ましくない。
絶縁耐圧は、特性上重要な要素の１つである。前
記絶縁耐圧は、埋込層領域とチヤンネルカツト領
域との距離で決定され、該距離が長い程絶縁耐圧
が高くなる。しかしながら前記埋込層領域とチヤ
ンネルカツト領域の距離が長ければ半導体装置の
集積度が低下する事になり好ましくない。
従来、バイポーラ型半導体装置を形成する場
合、あらかじめエピタキシヤル層表面よりチヤン
ネルカツト領域に不純物を添加し、その後に選択
酸化法により厚い酸化膜を形成すると同時に不純
物を所望の深さにまで拡散し、前記チヤンネルカ
ツト領域を形成した。しかしながら、この形成方
法では、チヤンネルカツト領域に添加した不純物
は、横方向にも拡散し、該拡散の距離は、深さ方
向とほぼ同じである。すなわち、エピタキシヤル
層が2.0μｍの場合には、チヤンネルカツト領域
の不純物は横方向にも約2.0μｍ程度拡散するこ
とになる。従つて半導体装置を製造する場合、絶
縁耐圧の低下を防止する為に、チヤンネルカツト
領域の横方向の広がりをも考慮して、マスクの設
計を行なわなければならず、素子領域間の距離を
短かくして高集積化を計る為の１つの欠点になつ
ていた。
合、あらかじめエピタキシヤル層表面よりチヤン
ネルカツト領域に不純物を添加し、その後に選択
酸化法により厚い酸化膜を形成すると同時に不純
物を所望の深さにまで拡散し、前記チヤンネルカ
ツト領域を形成した。しかしながら、この形成方
法では、チヤンネルカツト領域に添加した不純物
は、横方向にも拡散し、該拡散の距離は、深さ方
向とほぼ同じである。すなわち、エピタキシヤル
層が2.0μｍの場合には、チヤンネルカツト領域
の不純物は横方向にも約2.0μｍ程度拡散するこ
とになる。従つて半導体装置を製造する場合、絶
縁耐圧の低下を防止する為に、チヤンネルカツト
領域の横方向の広がりをも考慮して、マスクの設
計を行なわなければならず、素子領域間の距離を
短かくして高集積化を計る為の１つの欠点になつ
ていた。
本発明の目的は上記欠点を解消し、マスク上の
埋込層領域とチヤンネルカツト領域の距離を従来
よりも短かくして、かつ絶縁耐圧を低下させない
半導体装置の製造方法を提供することにある。
埋込層領域とチヤンネルカツト領域の距離を従来
よりも短かくして、かつ絶縁耐圧を低下させない
半導体装置の製造方法を提供することにある。
本発明は、半導体基板の一主面上に、選択的に
設けられた耐酸化性材料の薄膜をマスクにして半
導体基板表面を酸化、比較的厚い酸化膜を形成す
る工程とチヤンネルカツト領域の方向厚い酸化膜
を選択的に除去する工程と、残存する厚い酸化膜
及び前記薄膜をマスクにして、不純物を添加する
工程と、前記残存する厚い酸化膜を除去する工程
と、前記残存する薄膜をマスクにして再び厚い酸
化膜を形成する工程を含むことを特徴としてい
る。
設けられた耐酸化性材料の薄膜をマスクにして半
導体基板表面を酸化、比較的厚い酸化膜を形成す
る工程とチヤンネルカツト領域の方向厚い酸化膜
を選択的に除去する工程と、残存する厚い酸化膜
及び前記薄膜をマスクにして、不純物を添加する
工程と、前記残存する厚い酸化膜を除去する工程
と、前記残存する薄膜をマスクにして再び厚い酸
化膜を形成する工程を含むことを特徴としてい
る。
即ち、チヤンネルカツト領域に不純物を添加す
る前に選択酸化法で厚い酸化膜を形成することに
よりエピタキシヤル層の一部が酸化膜に変換され
るのでチヤンネルカツト領域に不純物を添加する
時には、該領域におけるエピタキシヤル層は薄く
なつており従つて素子間の絶縁をとる為にそれ程
深く不純物を拡散する必要はなく同時に横方向へ
の拡散も防ぐことができるので絶縁耐圧を低下し
ないで、埋込層領域とチヤンネルカツト領域の距
離を短かくする事が可能である。
る前に選択酸化法で厚い酸化膜を形成することに
よりエピタキシヤル層の一部が酸化膜に変換され
るのでチヤンネルカツト領域に不純物を添加する
時には、該領域におけるエピタキシヤル層は薄く
なつており従つて素子間の絶縁をとる為にそれ程
深く不純物を拡散する必要はなく同時に横方向へ
の拡散も防ぐことができるので絶縁耐圧を低下し
ないで、埋込層領域とチヤンネルカツト領域の距
離を短かくする事が可能である。
次に本発明を実施例により説明する。
第１図乃至第６図は、本発明をバイポーラ型の
半導体装置の製造に実施した場合の主な製造工程
の断面図である。
半導体装置の製造に実施した場合の主な製造工程
の断面図である。
まず埋込層領域１３が形成されている半導体基
板１１の表面にエピタキシヤル層１２を形成し、
該エピタキシヤル層１２上に熱酸化膜１４及びシ
リコン窒化膜１５を形成する。該熱酸化膜及びシ
リコン窒化膜はそれぞれ500Å，1000Åが適当で
ある（第１図）。
板１１の表面にエピタキシヤル層１２を形成し、
該エピタキシヤル層１２上に熱酸化膜１４及びシ
リコン窒化膜１５を形成する。該熱酸化膜及びシ
リコン窒化膜はそれぞれ500Å，1000Åが適当で
ある（第１図）。
次に素子領域のみに残るように選択的に前記シ
リコン窒化膜１５と熱酸化膜１４を除去する（第
２図）。
リコン窒化膜１５と熱酸化膜１４を除去する（第
２図）。
次に前記残存するシリコン窒化膜１５をマスク
にして露出しているエピタキシヤル層１２を該エ
ピタキシヤル層の約1/2の厚さだけ酸化膜１６に
変換する（第３図）。
にして露出しているエピタキシヤル層１２を該エ
ピタキシヤル層の約1/2の厚さだけ酸化膜１６に
変換する（第３図）。
次にフオトレジスト膜をマスクにして将来チヤ
ンネルカツト領域となる部分の酸化膜１６を除去
し開孔部１７を形成する。更に前記フオトレジス
ト膜を除去し、残存する酸化膜１６及びシリコン
窒化膜１５をマスクにして、前記開孔部１７より
不純物を添加し、チヤンネルカツト領域１８を形
成する（第４図）。
ンネルカツト領域となる部分の酸化膜１６を除去
し開孔部１７を形成する。更に前記フオトレジス
ト膜を除去し、残存する酸化膜１６及びシリコン
窒化膜１５をマスクにして、前記開孔部１７より
不純物を添加し、チヤンネルカツト領域１８を形
成する（第４図）。
次に残存する前記酸化膜１６をバツフアード弗
酸液を用いて全て除去する（第５図）。
酸液を用いて全て除去する（第５図）。
次に再び残存するシリコン窒化膜１５をマスク
にして再び露出しているエピタキシヤル層１２を
全て熱酸化膜１９に変換する。この時、前記チヤ
ンネルカツト領域１８は、半導体基板１１内部に
まで拡散され完全に素子領域間を分離する（第６
図）。
にして再び露出しているエピタキシヤル層１２を
全て熱酸化膜１９に変換する。この時、前記チヤ
ンネルカツト領域１８は、半導体基板１１内部に
まで拡散され完全に素子領域間を分離する（第６
図）。
次に残存するシリコン窒化膜１５を除去し、従
来法により素子領域内部にトランジスタを形成
し、更に金属配線をして装置の形成を完了する。
来法により素子領域内部にトランジスタを形成
し、更に金属配線をして装置の形成を完了する。
上記実施例で説明したように、本発明によれば
チヤンネルカツト領域１８に不純物を添加する前
に、エピタキシヤル層１２の約1/2の厚さを酸化
膜１６に変換することにより将来チヤンネルカツ
ト領域を形成するエピタキシヤル層１２は従来の
約1/2の厚さになつている為に、チヤンネルカツ
ト領域内に添加された不純物が完全に素子領域間
を分離するまでに拡散される距離は従来よりも約
1/2程少ない。従つて横方向の拡散広がりも従来
よりも少なくてすむ。
チヤンネルカツト領域１８に不純物を添加する前
に、エピタキシヤル層１２の約1/2の厚さを酸化
膜１６に変換することにより将来チヤンネルカツ
ト領域を形成するエピタキシヤル層１２は従来の
約1/2の厚さになつている為に、チヤンネルカツ
ト領域内に添加された不純物が完全に素子領域間
を分離するまでに拡散される距離は従来よりも約
1/2程少ない。従つて横方向の拡散広がりも従来
よりも少なくてすむ。
これにより半導体装置の特性に何ら重要な影響
を及ぼすことなく、埋込層領域とチヤンネルカツ
ト領域の間を微細にかつ、絶縁耐圧を低下させる
ことなく形成することが可能である。
を及ぼすことなく、埋込層領域とチヤンネルカツ
ト領域の間を微細にかつ、絶縁耐圧を低下させる
ことなく形成することが可能である。
以上、本発明をバイポーラ型の半導体装置に実
施した場合を説明したが、ダイオード等を含む集
積回路装置にも適用できる。
施した場合を説明したが、ダイオード等を含む集
積回路装置にも適用できる。
第１図乃至第６図は本発明の半導体装置の製造
方法の一実施例の主な製造工程における断面図で
ある。 尚、図において、１１……半導体基板、１２…
…エピタキシヤル層、１３……埋込層領域、１
４，１６，１９……酸化膜、１５……シリコン窒
化膜、１７……開孔部、１８……チヤンネルカツ
ト領域。
方法の一実施例の主な製造工程における断面図で
ある。 尚、図において、１１……半導体基板、１２…
…エピタキシヤル層、１３……埋込層領域、１
４，１６，１９……酸化膜、１５……シリコン窒
化膜、１７……開孔部、１８……チヤンネルカツ
ト領域。
Claims (1)
- １ 半導体基板の一主面上に選択的に設けられた
少なくとも耐酸化性材料の薄膜をマスクにして半
導体基板表面を酸化し比較的厚い酸化膜を形成す
る工程と、チヤンネルカツト領域の前記厚い酸化
膜を選択的に除去する工程と、残存する厚い酸化
膜及び前記薄膜をマスクにして、不純物を前記半
導体基板のチヤンネルカツト領域に添加する工程
と、前記残存する厚い酸化膜を除去する工程と、
前記残存する薄膜をマスクにして再び厚い酸化膜
を形成する工程を含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7590282A JPS58192348A (ja) | 1982-05-06 | 1982-05-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7590282A JPS58192348A (ja) | 1982-05-06 | 1982-05-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58192348A JPS58192348A (ja) | 1983-11-09 |
| JPS6238857B2 true JPS6238857B2 (ja) | 1987-08-20 |
Family
ID=13589726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7590282A Granted JPS58192348A (ja) | 1982-05-06 | 1982-05-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58192348A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194436A (ja) * | 1988-01-29 | 1989-08-04 | Nec Yamaguchi Ltd | 半導体装置 |
-
1982
- 1982-05-06 JP JP7590282A patent/JPS58192348A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58192348A (ja) | 1983-11-09 |
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