JPH0325944B2 - - Google Patents
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- JPH0325944B2 JPH0325944B2 JP57111503A JP11150382A JPH0325944B2 JP H0325944 B2 JPH0325944 B2 JP H0325944B2 JP 57111503 A JP57111503 A JP 57111503A JP 11150382 A JP11150382 A JP 11150382A JP H0325944 B2 JPH0325944 B2 JP H0325944B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、半導体結晶内に不純物の拡散によつ
て作り込まれた拡散抵抗に関するものであり、バ
イポーラIC（集積回路）などの半導体装置の拡散
抵抗の製造方法に関するものである。
て作り込まれた拡散抵抗に関するものであり、バ
イポーラIC（集積回路）などの半導体装置の拡散
抵抗の製造方法に関するものである。
(2) 従来技術と問題点
拡散抵抗はバイポーラICのバイポーラトラン
ジスタを形成する工程を利用して作られており、
ベース拡散又はエミツタ拡散のときに拡散抵抗領
域が半導体基板（エピタキシヤル層）内に同時に
形成される。
ジスタを形成する工程を利用して作られており、
ベース拡散又はエミツタ拡散のときに拡散抵抗領
域が半導体基板（エピタキシヤル層）内に同時に
形成される。
ウオールドエミツタ（walled emitter）タイプ
のバイポーラトランジスタを製造する場合に、電
極窓を多結晶シリコン膜の選択酸化によりセルフ
アライン方式で形成する方法が従来採用されてい
る。このことは、例えば、特公昭55−38063号に
おいて提案されている。この製造方法においても
バイポーラトランジスと共に拡散抵抗が作られる
わけであるが、電極窓以外の多結晶シリコン膜を
酸化する際に、過剰酸化処理を行なうためにエピ
タキシヤル層内に形成された拡散抵抗領域にまで
酸素が拡散して一部酸化されてしまう。すなわ
ち、多結晶シリコン膜の選択酸化前の拡散抵抗の
状態（第１図および第２図）が酸化後には第３図
に示すようになる。第１図において、半導体基板
のｎ型エピタキシヤル層１内にＰ型拡散抵抗領域
２がベース拡散時に形成されており、このエピタ
キシヤル層１が電極コンタクト区域Ａ，Ｂ（第２
図）を除いて絶縁膜である酸化膜３によつて被覆
され、その上に全面にわたつて多結晶シリコン膜
４が成形されている。そして、耐酸化膜である窒
化膜５が第２図のように電極コンタクト区域Ａ，
Ｂの上方に形成されている。酸化処理を施こす
と、窒化膜５に覆われていない多結晶シリコン膜
が酸化されて二酸化シリコン膜となり第１図での
酸化膜３と一体となつた酸化膜６（第３図）とな
る。この多結晶シリコンの酸化処理が、多結晶シ
リコン膜の膜厚のバラツキを考慮して未酸化のな
いようにするために必ず過剰酸化となつており、
第３図に示したように抵抗拡散領域２の一部が酸
化されることになる。このために、拡散抵抗の抵
抗値が変動（即ち、上昇）したり、生産ロツト内
であるいはロツト間での抵抗値のバラツキが生じ
たりする。
のバイポーラトランジスタを製造する場合に、電
極窓を多結晶シリコン膜の選択酸化によりセルフ
アライン方式で形成する方法が従来採用されてい
る。このことは、例えば、特公昭55−38063号に
おいて提案されている。この製造方法においても
バイポーラトランジスと共に拡散抵抗が作られる
わけであるが、電極窓以外の多結晶シリコン膜を
酸化する際に、過剰酸化処理を行なうためにエピ
タキシヤル層内に形成された拡散抵抗領域にまで
酸素が拡散して一部酸化されてしまう。すなわ
ち、多結晶シリコン膜の選択酸化前の拡散抵抗の
状態（第１図および第２図）が酸化後には第３図
に示すようになる。第１図において、半導体基板
のｎ型エピタキシヤル層１内にＰ型拡散抵抗領域
２がベース拡散時に形成されており、このエピタ
キシヤル層１が電極コンタクト区域Ａ，Ｂ（第２
図）を除いて絶縁膜である酸化膜３によつて被覆
され、その上に全面にわたつて多結晶シリコン膜
４が成形されている。そして、耐酸化膜である窒
化膜５が第２図のように電極コンタクト区域Ａ，
Ｂの上方に形成されている。酸化処理を施こす
と、窒化膜５に覆われていない多結晶シリコン膜
が酸化されて二酸化シリコン膜となり第１図での
酸化膜３と一体となつた酸化膜６（第３図）とな
る。この多結晶シリコンの酸化処理が、多結晶シ
リコン膜の膜厚のバラツキを考慮して未酸化のな
いようにするために必ず過剰酸化となつており、
第３図に示したように抵抗拡散領域２の一部が酸
化されることになる。このために、拡散抵抗の抵
抗値が変動（即ち、上昇）したり、生産ロツト内
であるいはロツト間での抵抗値のバラツキが生じ
たりする。
(3) 発明の目的
本発明の地的は、拡散抵抗の抵抗値の変動およ
びバラツキがないようにすることである。
びバラツキがないようにすることである。
本発明の別の目的は、拡散抵抗領域の不所望の
酸化を防止して拡散抵抗を製造する方法を提案す
ることである。
酸化を防止して拡散抵抗を製造する方法を提案す
ることである。
(4) 発明の構成
上述の目的は、半導体基板内に拡散抵抗領域を
形成する工程と、前記工程に続き、 前記半導体基板上面に前記拡散抵抗領域の電極
コンタクト部を除いて、酸化膜を積層する工程
と、 耐酸化膜を少なくとも前記拡散抵抗領域全体を
覆うように形成する工程と、 前記耐酸化膜をマスクして選択酸化する工程
と、 前記電極コンタクト部に電極を形成する工程と
を含むことを特徴とする半導体装置の拡散抵抗の
製造方法を提案することによつて達成される。
形成する工程と、前記工程に続き、 前記半導体基板上面に前記拡散抵抗領域の電極
コンタクト部を除いて、酸化膜を積層する工程
と、 耐酸化膜を少なくとも前記拡散抵抗領域全体を
覆うように形成する工程と、 前記耐酸化膜をマスクして選択酸化する工程
と、 前記電極コンタクト部に電極を形成する工程と
を含むことを特徴とする半導体装置の拡散抵抗の
製造方法を提案することによつて達成される。
(5) 発明の実施態様
以下添付図に関連した実施態様によつて本発明
をより詳しく説明する。
をより詳しく説明する。
第４図、第６図および第７図は本発明に係る製
造方法の工程を説明する拡散抵抗の概略断面図で
あり、第５図は第４図の平面図である。
造方法の工程を説明する拡散抵抗の概略断面図で
あり、第５図は第４図の平面図である。
第４図に示すように、Ｐ型半導体（シリコン）
基板（図示せず）上に形成したｎ型エピタキシヤ
ル層１１内にＰ型不純物（例えば、砒素）をイオ
ン注入法又は熱拡散法によつて選択的に導入して
拡散抵抗領域１２を形成する。この不純物導入工
程は場合によつては図示していないバイポーラ
（NPN型）トランジスタのベース領域形成のため
の不純物導入工程でもある。エピタキシヤル層１
１の上に酸化膜１３を形成し、通常のホトエツチ
ング法によつて電極窓を開けて電極コンタクト領
域Ｃ，Ｄ（第５図）を表出する。なお、酸化膜１
３ａが比較的厚いフイールド膜化膜であり、一方
酸化膜１３ｂが、例えば、イオン注入後のアニー
ルを酸化性雰囲気で行なつたエピタキシヤル層１
１の熱酸化膜であつてもよい。酸化膜１３および
電極コンタクト領域Ｃ，Ｄの上にCVD法によつ
て多結晶シリコン膜１４を形成する。次に、多結
晶シリコン膜１４を選択酸化するために、耐酸化
膜１５をCVD法で形成し、ホトエツチングにて
第４図および第５図のようにする。この耐酸化膜
１５は窒化（Si3N4）膜又はオキシナイトライド
（SiON）膜であつて、少なくとも抵抗拡散領域
に全体を覆う。
基板（図示せず）上に形成したｎ型エピタキシヤ
ル層１１内にＰ型不純物（例えば、砒素）をイオ
ン注入法又は熱拡散法によつて選択的に導入して
拡散抵抗領域１２を形成する。この不純物導入工
程は場合によつては図示していないバイポーラ
（NPN型）トランジスタのベース領域形成のため
の不純物導入工程でもある。エピタキシヤル層１
１の上に酸化膜１３を形成し、通常のホトエツチ
ング法によつて電極窓を開けて電極コンタクト領
域Ｃ，Ｄ（第５図）を表出する。なお、酸化膜１
３ａが比較的厚いフイールド膜化膜であり、一方
酸化膜１３ｂが、例えば、イオン注入後のアニー
ルを酸化性雰囲気で行なつたエピタキシヤル層１
１の熱酸化膜であつてもよい。酸化膜１３および
電極コンタクト領域Ｃ，Ｄの上にCVD法によつ
て多結晶シリコン膜１４を形成する。次に、多結
晶シリコン膜１４を選択酸化するために、耐酸化
膜１５をCVD法で形成し、ホトエツチングにて
第４図および第５図のようにする。この耐酸化膜
１５は窒化（Si3N4）膜又はオキシナイトライド
（SiON）膜であつて、少なくとも抵抗拡散領域
に全体を覆う。
多結晶シリコン膜１４の熱酸化を行なうと、第
６図に示すように耐酸化膜１５に覆われた部分は
そのままで、覆われていなかつた部分が酸化膜と
なり、その下の酸化膜１３と一体となつて酸化膜
１６となる。次に、耐酸化膜１５をエツチング除
去する。
６図に示すように耐酸化膜１５に覆われた部分は
そのままで、覆われていなかつた部分が酸化膜と
なり、その下の酸化膜１３と一体となつて酸化膜
１６となる。次に、耐酸化膜１５をエツチング除
去する。
電極および配線となる金属層（好ましくはアル
ミニウム層）１７を公知の方法（真空蒸着法、ス
パツタリング法など）によつて残つている多結晶
シリコン膜１４および酸化膜１６上の全面に形成
し、ホトエツチング法によつて所定パターンの電
極および配線１７にする（第７図）。次に、多結
晶シリコン膜１４のエツチング除去を行なつて電
極および配線１７の下のみを残こす（第７図）。
このようにして製作した拡散抵抗は従来方法で問
題となつた拡散抵抗領域の不所望の酸化がないの
で抵抗値の変動やバラツキがない。
ミニウム層）１７を公知の方法（真空蒸着法、ス
パツタリング法など）によつて残つている多結晶
シリコン膜１４および酸化膜１６上の全面に形成
し、ホトエツチング法によつて所定パターンの電
極および配線１７にする（第７図）。次に、多結
晶シリコン膜１４のエツチング除去を行なつて電
極および配線１７の下のみを残こす（第７図）。
このようにして製作した拡散抵抗は従来方法で問
題となつた拡散抵抗領域の不所望の酸化がないの
で抵抗値の変動やバラツキがない。
尚、ウオールドエミツタを形成する為には必ず
しも前述したpolysiは必要ではない。即ち、ベー
ス領域のバルクSi単結晶を直接選択酸化してもか
まわないからである。具体的にはエミツタが酸化
膜でとり囲まれたいわゆるOSE（oxide
surounded emitter）構造を呈する場合である。
この場合もベース領域の基板Siを選択酸化すると
き拡散抵抗上は耐酸化防止膜で保護し不所望の酸
化を防ぐことが必要であり、本発明が有効となる
別の実施例を与えるものである。
しも前述したpolysiは必要ではない。即ち、ベー
ス領域のバルクSi単結晶を直接選択酸化してもか
まわないからである。具体的にはエミツタが酸化
膜でとり囲まれたいわゆるOSE（oxide
surounded emitter）構造を呈する場合である。
この場合もベース領域の基板Siを選択酸化すると
き拡散抵抗上は耐酸化防止膜で保護し不所望の酸
化を防ぐことが必要であり、本発明が有効となる
別の実施例を与えるものである。
第１図および第３図は従来の製造工程を説明す
る拡散抵抗の概略断面図であり、第２図は第１図
の平面図であり、第４図、第６図および第７図は
本発明にしたがつた製造工程を説明する拡散抵抗
の概略断面図であり、第５図は第４図の平面図で
ある。 １……半導体基板のエピタキシヤル層、２……
拡散抵抗領域、４…多結晶シリコン膜、５……耐
酸化膜、６……酸化膜、１１……エピタキシヤル
層、１２……拡散抵抗領域、１３……酸化膜、１
４……多結晶シリコン膜、１５……耐酸化膜、１
６……酸化膜、１７……電極および配線。
る拡散抵抗の概略断面図であり、第２図は第１図
の平面図であり、第４図、第６図および第７図は
本発明にしたがつた製造工程を説明する拡散抵抗
の概略断面図であり、第５図は第４図の平面図で
ある。 １……半導体基板のエピタキシヤル層、２……
拡散抵抗領域、４…多結晶シリコン膜、５……耐
酸化膜、６……酸化膜、１１……エピタキシヤル
層、１２……拡散抵抗領域、１３……酸化膜、１
４……多結晶シリコン膜、１５……耐酸化膜、１
６……酸化膜、１７……電極および配線。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板内に拡散抵抗領域を形成する工程
と、 前記工程に続き、 前記半導体基板上面に前記拡散抵抗領域の電極
コンタクト部を除いて、酸化膜を積層する工程
と、 耐酸化膜を少なくとも前記拡散抵抗領域全体を
覆うように形成する工程と、 前記耐酸化膜をマスクとして選択酸化する工程
と、 前記耐酸化膜を除去した後、前記電極コンタク
ト部に電極を形成する工程とを含むことを特徴と
する半導体装置の拡散抵抗の製造方法。 ２ 前記耐酸化膜が窒化膜、又はオキシナイトラ
イド膜であることを特徴とする請求項１記載の半
導体装置の拡散抵抗の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11150382A JPS593962A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の拡散抵抗の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11150382A JPS593962A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の拡散抵抗の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593962A JPS593962A (ja) | 1984-01-10 |
| JPH0325944B2 true JPH0325944B2 (ja) | 1991-04-09 |
Family
ID=14562943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11150382A Granted JPS593962A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の拡散抵抗の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593962A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621259A (ja) * | 1985-06-26 | 1987-01-07 | Sharp Corp | 半導体抵抗素子の形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55157240A (en) * | 1979-05-25 | 1980-12-06 | Nec Corp | Semiconductor device |
-
1982
- 1982-06-30 JP JP11150382A patent/JPS593962A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55157240A (en) * | 1979-05-25 | 1980-12-06 | Nec Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS593962A (ja) | 1984-01-10 |
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