JP2722506B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2722506B2 JP2722506B2 JP18287788A JP18287788A JP2722506B2 JP 2722506 B2 JP2722506 B2 JP 2722506B2 JP 18287788 A JP18287788 A JP 18287788A JP 18287788 A JP18287788 A JP 18287788A JP 2722506 B2 JP2722506 B2 JP 2722506B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MISキャパシタを基体上に設けた半導体装
置及びその製造方法に関するものであり、特にリフロー
プロセスによっても高精度のMISキャパシタが得られる
半導体装置及びその製造方法に関するものである。
置及びその製造方法に関するものであり、特にリフロー
プロセスによっても高精度のMISキャパシタが得られる
半導体装置及びその製造方法に関するものである。
〔発明の概要〕 本発明は、MISキャパシタを基体上に設けてなる半導
体装置において、基体上に形成された不純物領域及びそ
の不純物領域を取り囲むフィールド絶縁膜上に亘って第
１の誘電体層を形成し、上記フィールド絶縁膜上には第
２の誘電体層を電極との間に設けることにより、高精度
のMISキャパシタを得るものであり、さらにその好適な
製造方法を提供するものである。
体装置において、基体上に形成された不純物領域及びそ
の不純物領域を取り囲むフィールド絶縁膜上に亘って第
１の誘電体層を形成し、上記フィールド絶縁膜上には第
２の誘電体層を電極との間に設けることにより、高精度
のMISキャパシタを得るものであり、さらにその好適な
製造方法を提供するものである。
モノシリック型ICにおいて、容量を形成する場合、半
導体基体の例えばエミッタ拡散層と金属電極で誘電体を
挟んで形成するMISキャパシタが多く採用されている。
導体基体の例えばエミッタ拡散層と金属電極で誘電体を
挟んで形成するMISキャパシタが多く採用されている。
ところで、一般に上記MISキャパシタは、バイポーラ
トランジスタをはじめnMOSトランジスタやpMOSトランジ
スタ等の素子とともに同一半導体基体上に形成される。
このような素子においては、バイポーラトランジスタ等
の素子の配線の微細化、高集積化が進んでいるため、そ
の配線の段切れ等を防止することが行われている。これ
は、配線層の下地にPSG、AsSG等のリフロー膜を形成
し、熱処理を施してコンタクト部にテーパーを形成する
ことから行われている。
トランジスタをはじめnMOSトランジスタやpMOSトランジ
スタ等の素子とともに同一半導体基体上に形成される。
このような素子においては、バイポーラトランジスタ等
の素子の配線の微細化、高集積化が進んでいるため、そ
の配線の段切れ等を防止することが行われている。これ
は、配線層の下地にPSG、AsSG等のリフロー膜を形成
し、熱処理を施してコンタクト部にテーパーを形成する
ことから行われている。
ところで、上述のプロセスの場合、第３図ａに示すよ
うに、MISキャパシタでは、半導体基体101上に開口部10
3を有して形成したリフロー膜102がリフローされる。こ
の時同時にバイポーラトランジスタ等の素子のコンタク
ト部にテーパーが形成される。そして、第３図ｂに示す
ように、上記リフロー膜102の開口部103に容量を形成す
る誘電体層104を形成する。そして、最後に他の素子の
コンタクト部の段差の緩和等の目的で第３図ｃに示すよ
うに、熱処理によるリフロー工程が再び行われる。
うに、MISキャパシタでは、半導体基体101上に開口部10
3を有して形成したリフロー膜102がリフローされる。こ
の時同時にバイポーラトランジスタ等の素子のコンタク
ト部にテーパーが形成される。そして、第３図ｂに示す
ように、上記リフロー膜102の開口部103に容量を形成す
る誘電体層104を形成する。そして、最後に他の素子の
コンタクト部の段差の緩和等の目的で第３図ｃに示すよ
うに、熱処理によるリフロー工程が再び行われる。
このように誘電体層104が形成された後、再度熱処理
が行われ、開口部103付近のリフロー膜102を再びリフロ
ーさせた場合、誘電体層104との境界部分106において剥
がれや膨れが生じ、MISキャパシタの容量の精度の劣化
を招くことになる。
が行われ、開口部103付近のリフロー膜102を再びリフロ
ーさせた場合、誘電体層104との境界部分106において剥
がれや膨れが生じ、MISキャパシタの容量の精度の劣化
を招くことになる。
そこで、本発明は上述の従来の実情に鑑みて提案され
たものであって、高精度のMISキャパシタを実現するこ
とが可能な半導体装置を提供することを目的とするもの
であり、さらに容量の精度の向上が図れ、同一半導体基
体上に形成する他の素子の製造工程とも容易に組み合わ
せることが可能な半導体装置の製造方法を提供すること
を目的とするものである。
たものであって、高精度のMISキャパシタを実現するこ
とが可能な半導体装置を提供することを目的とするもの
であり、さらに容量の精度の向上が図れ、同一半導体基
体上に形成する他の素子の製造工程とも容易に組み合わ
せることが可能な半導体装置の製造方法を提供すること
を目的とするものである。
本発明は、上述の目的を達成するために提案されたも
のであって、半導体基体の不純物領域上に誘電体層を介
して電極が設けられた構造の容量を有する半導体装置に
おいて、上記容量は上記不純物領域を取り囲み上記半導
体基体の表面に形成されたフィールド絶縁膜と、このフ
ィールド絶縁膜及び上記不純物領域上に延在された第１
の誘電体層と、上記フィールド絶縁膜上のみで上記電極
と上記第１の誘電体層との間に配された第２の誘電体層
を有することを特徴とするものである。
のであって、半導体基体の不純物領域上に誘電体層を介
して電極が設けられた構造の容量を有する半導体装置に
おいて、上記容量は上記不純物領域を取り囲み上記半導
体基体の表面に形成されたフィールド絶縁膜と、このフ
ィールド絶縁膜及び上記不純物領域上に延在された第１
の誘電体層と、上記フィールド絶縁膜上のみで上記電極
と上記第１の誘電体層との間に配された第２の誘電体層
を有することを特徴とするものである。
なおここで、上記第１の誘電体に使用可能な材料とし
ては、例えばSiNやSiO2もしくはこれらを組み合わせた
ものが挙げられる。また、第２の誘電体層としては例え
ばAsSG、PSG、BSG、BPSG等の材料が使用可能である。
ては、例えばSiNやSiO2もしくはこれらを組み合わせた
ものが挙げられる。また、第２の誘電体層としては例え
ばAsSG、PSG、BSG、BPSG等の材料が使用可能である。
さらに、本発明は半導体基体上に第１の開口部を有す
るフィールド絶縁膜を形成する工程と、上記半導体基体
の上記第１の開口部内とコンタクト電極形成部に不純物
領域を形成する工程と、上記コンタクト形成部を除いて
第１の誘電体層を形成する工程と、上記第１の開口部よ
り大きい開口部をその第１の開口部に有し、且つ上記コ
ンタクト電極形成部に開口部を有する第２の誘電体層を
形成する工程と、加熱して上記第２の誘電体層を流動さ
せる工程と、上記第２の誘電体層のそれぞれ開口部上に
電極を形成する工程とを有することを特徴とするもので
ある。
るフィールド絶縁膜を形成する工程と、上記半導体基体
の上記第１の開口部内とコンタクト電極形成部に不純物
領域を形成する工程と、上記コンタクト形成部を除いて
第１の誘電体層を形成する工程と、上記第１の開口部よ
り大きい開口部をその第１の開口部に有し、且つ上記コ
ンタクト電極形成部に開口部を有する第２の誘電体層を
形成する工程と、加熱して上記第２の誘電体層を流動さ
せる工程と、上記第２の誘電体層のそれぞれ開口部上に
電極を形成する工程とを有することを特徴とするもので
ある。
第２の誘電体層はフィールド絶縁膜上のみに形成され
ることから、半導体基体の不純物領域上には、上部に電
極の設けられた第１の誘電体層だけが形成される。した
がって、容量は第２の誘電体層に影響されないものとな
り、不純物領域と電極の間に挟まれた第１の誘電体層か
らその容量の値が正確に決められる。
ることから、半導体基体の不純物領域上には、上部に電
極の設けられた第１の誘電体層だけが形成される。した
がって、容量は第２の誘電体層に影響されないものとな
り、不純物領域と電極の間に挟まれた第１の誘電体層か
らその容量の値が正確に決められる。
また、製造方法では、第１の開口部を有するフィール
ド絶縁膜上に第１の誘電体層を形成し、その上部に第１
の開口部より大きい開口部を有した第２の誘電体層を形
成することとしているので、加熱により第２の誘電体層
をリフローさせても容量は第１の開口部の面積だけでほ
ぼ決定され、第２の誘電体層のリフローの影響がない。
ド絶縁膜上に第１の誘電体層を形成し、その上部に第１
の開口部より大きい開口部を有した第２の誘電体層を形
成することとしているので、加熱により第２の誘電体層
をリフローさせても容量は第１の開口部の面積だけでほ
ぼ決定され、第２の誘電体層のリフローの影響がない。
以下、本発明にかかる半導体装置をMISキャパシタ、
バイポーラトランジスタ、pMOSトランジスタ及びnMOSト
ランジスタを同一半導体基体上に形成したものに適用し
た場合について図面を参考にして説明する。
バイポーラトランジスタ、pMOSトランジスタ及びnMOSト
ランジスタを同一半導体基体上に形成したものに適用し
た場合について図面を参考にして説明する。
MISキャパシタやバイポーラトランジスタ等の各素子
が形成されるｐ型の半導体基体１は、その表面の一部に
n+型の埋め込み層６が拡散形成され、その上部にn-型の
エピタキシャル層７が堆積形成され、さらにこのn-型の
エピタキシャル層７をいくつかの島領域に分離するよう
にｐ型の素子分離領域８が形成されている。
が形成されるｐ型の半導体基体１は、その表面の一部に
n+型の埋め込み層６が拡散形成され、その上部にn-型の
エピタキシャル層７が堆積形成され、さらにこのn-型の
エピタキシャル層７をいくつかの島領域に分離するよう
にｐ型の素子分離領域８が形成されている。
このような半導体基体１のMISキャパシタ２形成部分
は、上記n-型のエピタキシャル層７の表面部分であっ
て、MISキャパシタ２の開口幅W1の第１の開口部９とコ
ンタクト電極形成部10にn+型の不純物が導入されて形成
される不純物領域17が設けられている。また、この不純
物領域17の下部であってn+型の埋め込み層６との間には
n+型のプラグイン領域29が形成されている。そして、上
記第１の開口部９とコンタクト電極形成部10を開口した
形状でフィールド絶縁膜11が選択酸化により形成されて
いる。また、コンタクト電極形成部10を除いてフィール
ド絶縁膜11及び第１の開口部９上には第１の誘電体層と
してのシリコン窒化膜12が形成されている。このシリコ
ン窒化膜12上には、第１の開口部９よりも広い開口幅W2
の開口部13とコンタクト電極形成用開口部14が開口形成
された第２の誘電体層としてのAsSG層15が該AsSG層15を
リフローさせることによりテーパーを有して形成されて
いる。そして、第１の開口部９及びコンタクト電極形成
部10上にはAl配線16が形成されている。
は、上記n-型のエピタキシャル層７の表面部分であっ
て、MISキャパシタ２の開口幅W1の第１の開口部９とコ
ンタクト電極形成部10にn+型の不純物が導入されて形成
される不純物領域17が設けられている。また、この不純
物領域17の下部であってn+型の埋め込み層６との間には
n+型のプラグイン領域29が形成されている。そして、上
記第１の開口部９とコンタクト電極形成部10を開口した
形状でフィールド絶縁膜11が選択酸化により形成されて
いる。また、コンタクト電極形成部10を除いてフィール
ド絶縁膜11及び第１の開口部９上には第１の誘電体層と
してのシリコン窒化膜12が形成されている。このシリコ
ン窒化膜12上には、第１の開口部９よりも広い開口幅W2
の開口部13とコンタクト電極形成用開口部14が開口形成
された第２の誘電体層としてのAsSG層15が該AsSG層15を
リフローさせることによりテーパーを有して形成されて
いる。そして、第１の開口部９及びコンタクト電極形成
部10上にはAl配線16が形成されている。
このように開口幅W1の第１の開口部９上に形成された
AsSG層15の開口幅W2の開口部13が該第１の開口部９の開
口幅より広く形成されているのは、該AsSG層15をリフロ
ーさせた時に開口部13の側壁が第１の開口部９にかから
ないようにするためである。このようにすることによっ
て、AsSG層15をリフローさせてもMISキャパシタの容量
を高精度に維持することができる。
AsSG層15の開口幅W2の開口部13が該第１の開口部９の開
口幅より広く形成されているのは、該AsSG層15をリフロ
ーさせた時に開口部13の側壁が第１の開口部９にかから
ないようにするためである。このようにすることによっ
て、AsSG層15をリフローさせてもMISキャパシタの容量
を高精度に維持することができる。
さらに、このｐ型の半導体基体１には、バイポーラト
ランジスタ３とpMOSトランジスタ４及びnMOSトランジス
タ５とが設けられている。第１図に示すように、n+型の
埋め込み層６とn-型のエピタキシャル層７とこのn-型の
エピタキシャル層７をいくつかの島領域に分離するよう
にｐ型の素子分離領域が形成された半導体基体１上に
は、バイポーラトランジスタ３のエミッタ領域18,ベー
ス領域19,コレクタ取り出し領域20及びpMOSトランジス
タ４及びnMOSトランジスタ５のソース領域21,23、ドレ
イン領域22,24を構成する不純物領域が形成されてい
る。また、コレクタ取り出し領域20の下部であってn+型
の埋め込み層６との間にはn+型のプラグイン領域29が形
成されている。
ランジスタ３とpMOSトランジスタ４及びnMOSトランジス
タ５とが設けられている。第１図に示すように、n+型の
埋め込み層６とn-型のエピタキシャル層７とこのn-型の
エピタキシャル層７をいくつかの島領域に分離するよう
にｐ型の素子分離領域が形成された半導体基体１上に
は、バイポーラトランジスタ３のエミッタ領域18,ベー
ス領域19,コレクタ取り出し領域20及びpMOSトランジス
タ４及びnMOSトランジスタ５のソース領域21,23、ドレ
イン領域22,24を構成する不純物領域が形成されてい
る。また、コレクタ取り出し領域20の下部であってn+型
の埋め込み層６との間にはn+型のプラグイン領域29が形
成されている。
そして、半導体基体１の表面に臨んで、バイポーラト
ランジスタ３とpMOSトランジスタ４及びnMOSトランジス
タ５を素子分離するように選択酸化により形成されたフ
ィールド絶縁膜11が形成されている。また、pMOSトラン
ジスタ４及びnMOSトランジスタ５のソース領域21,23及
びドレイン領域22,24間にはゲート電極25,26がゲート絶
縁膜27,28を介して形成されている。
ランジスタ３とpMOSトランジスタ４及びnMOSトランジス
タ５を素子分離するように選択酸化により形成されたフ
ィールド絶縁膜11が形成されている。また、pMOSトラン
ジスタ４及びnMOSトランジスタ５のソース領域21,23及
びドレイン領域22,24間にはゲート電極25,26がゲート絶
縁膜27,28を介して形成されている。
上記フィールド絶縁膜11上には、上記バイポーラトラ
ンジスタ３のエミッタ領域18,ベース領域19,コレクタ領
域20及びpMOSトランジスタ４及びnMOSトランジスタ５の
ソース領域21,23、ドレイン領域22,24の電極形成部を開
口形成してシリコン窒化膜12及びAsSG層15が積層して形
成されている。そして、上記AsSG層15はリフローにより
その開口部がテーパー形状とされている。そして、各開
口部にはAlよりなる電極16が形成されている。
ンジスタ３のエミッタ領域18,ベース領域19,コレクタ領
域20及びpMOSトランジスタ４及びnMOSトランジスタ５の
ソース領域21,23、ドレイン領域22,24の電極形成部を開
口形成してシリコン窒化膜12及びAsSG層15が積層して形
成されている。そして、上記AsSG層15はリフローにより
その開口部がテーパー形状とされている。そして、各開
口部にはAlよりなる電極16が形成されている。
このように、各電極形成部分のAsSG層をリフローさせ
ることによって電極の段切れ等が防止でき信頼性の高い
素子が形成される。
ることによって電極の段切れ等が防止でき信頼性の高い
素子が形成される。
また、上記半導体装置においてフィールド酸化膜とAs
SG層との間に形成したシリコン窒化膜はフィールド反転
防止用の膜としても機能する。
SG層との間に形成したシリコン窒化膜はフィールド反転
防止用の膜としても機能する。
次に、本発明にかかる半導体装置の製造方法につい
て、特にMISキャパシタに適用した例について図面を参
考にして説明する。
て、特にMISキャパシタに適用した例について図面を参
考にして説明する。
先ず、第２図ａに示すように、ｐ型半導体基体51の表
面の一部にn+型の埋め込み層52を拡散形成した後、その
上部にn-型のエピタキシャル層53を堆積形成する。そし
て、このエピタキシャル層53をいくつかの島領域に分離
するようにｐ型の素子分離領域54を形成する。
面の一部にn+型の埋め込み層52を拡散形成した後、その
上部にn-型のエピタキシャル層53を堆積形成する。そし
て、このエピタキシャル層53をいくつかの島領域に分離
するようにｐ型の素子分離領域54を形成する。
そして、上記半導体基体51上にシリコン窒化膜を利用
してフィールド絶縁膜59を形成する。このフィールド絶
縁膜59は、開口幅W1を第１の開口部55と所定の開口幅の
コンタクト電極形成部56を有する。
してフィールド絶縁膜59を形成する。このフィールド絶
縁膜59は、開口幅W1を第１の開口部55と所定の開口幅の
コンタクト電極形成部56を有する。
続いて、半導体基体51を表面酸化して第１の開口部55
とコンタクト電極形成部56上にパッド酸化膜60を形成す
る。そして、この第１の開口部55とコンタクト電極形成
部56の表面にｎ型の不順物を導入してｎ型の不純物領域
61を形成する。また、この半導体装置の特性を改善する
目的でｎ型不純物領域61の下部にn+プラグイン領域62を
形成する。
とコンタクト電極形成部56上にパッド酸化膜60を形成す
る。そして、この第１の開口部55とコンタクト電極形成
部56の表面にｎ型の不順物を導入してｎ型の不純物領域
61を形成する。また、この半導体装置の特性を改善する
目的でｎ型不純物領域61の下部にn+プラグイン領域62を
形成する。
続いて、第２図ｂに示すように、第１の開口部55に形
成されたパッド酸化膜60を除去するため、全面に亘って
フォトレジスト63を形成し、第１の開口部55の開口幅W1
より広い開口幅を有したマスクを用いて窓開けを行う。
そして、ウエットエッチングにより第１の開口部55に形
成されたパッド酸化膜60を除去する。
成されたパッド酸化膜60を除去するため、全面に亘って
フォトレジスト63を形成し、第１の開口部55の開口幅W1
より広い開口幅を有したマスクを用いて窓開けを行う。
そして、ウエットエッチングにより第１の開口部55に形
成されたパッド酸化膜60を除去する。
その後、フォトレジスト63を除去し、第２図ｃに示す
ように、半導体基体51上全面に亘って第１の誘電体層と
してのシリコン窒化膜65を低圧条件下のCVD法により形
成する。そして、その上部に第２の誘電体層としてのAs
SG層66をCVD法により形成する。
ように、半導体基体51上全面に亘って第１の誘電体層と
してのシリコン窒化膜65を低圧条件下のCVD法により形
成する。そして、その上部に第２の誘電体層としてのAs
SG層66をCVD法により形成する。
次に。上記AsSG層66に第１の開口部55の開口幅W1より
大きな開口幅W2を有する開口部67を形成するために、第
２図ｄに示すように、全面に亘ってフォトレジスト68を
形成し、パッド酸化膜60を除去する工程で使用したもの
と同一のマスクであって、第１の開口部上に第１の開口
部の開口幅W1より大きな開口幅W1を有したマスクを用い
てフォトレジスト68に窓開けを行い、ウエットエッチン
グによりAsSG層66に開口幅W2の開口部67を形成する。
大きな開口幅W2を有する開口部67を形成するために、第
２図ｄに示すように、全面に亘ってフォトレジスト68を
形成し、パッド酸化膜60を除去する工程で使用したもの
と同一のマスクであって、第１の開口部上に第１の開口
部の開口幅W1より大きな開口幅W1を有したマスクを用い
てフォトレジスト68に窓開けを行い、ウエットエッチン
グによりAsSG層66に開口幅W2の開口部67を形成する。
続いて、第２図ｅに示すように、全面に亘ってフォト
レジスト69を形成し、コンタクト電極形成部56形成部分
に該当する箇所のフォトレジスト69に窓開けを行い、フ
ォトレジスト69をマスクとしてAsSG層66、シリコン窒化
膜65及びパッド酸化膜60をRIE法によりエッチング除去
して開口部70を形成する。
レジスト69を形成し、コンタクト電極形成部56形成部分
に該当する箇所のフォトレジスト69に窓開けを行い、フ
ォトレジスト69をマスクとしてAsSG層66、シリコン窒化
膜65及びパッド酸化膜60をRIE法によりエッチング除去
して開口部70を形成する。
そして、第２図ｆに示すように、AsSG層66を熱処理し
て該AsSG層66をリフローさせて開口部67,70にテーパを
形成し、続いて全面に亘ってアルミ配線を施した後、パ
ターニングして電極71を形成する。
て該AsSG層66をリフローさせて開口部67,70にテーパを
形成し、続いて全面に亘ってアルミ配線を施した後、パ
ターニングして電極71を形成する。
以上のようにして半導体装置を製造ることにより、選
択酸化工程やリフロー工程を同一半導体基体上に形成す
る他の素子の製造工程と共通して行えるため、同一半導
体基体上でMISキャパシタやバイポーラトランジスタ、p
MOSトランジスタ、nMOSトランジスタ等を同時に形成し
た半導体装置が容易に作製できる。
択酸化工程やリフロー工程を同一半導体基体上に形成す
る他の素子の製造工程と共通して行えるため、同一半導
体基体上でMISキャパシタやバイポーラトランジスタ、p
MOSトランジスタ、nMOSトランジスタ等を同時に形成し
た半導体装置が容易に作製できる。
また、パッド酸化膜の除去工程及び第１の開口部を形
成するために行うAsSG層の除去工程をウエットエッチン
グにより行っているため、該第１の開口部等の表面にダ
メージを与えることなく、耐圧が高く、精度の良い容量
を形成することができる。
成するために行うAsSG層の除去工程をウエットエッチン
グにより行っているため、該第１の開口部等の表面にダ
メージを与えることなく、耐圧が高く、精度の良い容量
を形成することができる。
さらに、パッド酸化膜を除去するために用いたマスク
とAsSG層に第１の開口部を形成するために用いたマスク
を共通使用することができるため、工程の簡略化や費用
の削減が図れる。
とAsSG層に第１の開口部を形成するために用いたマスク
を共通使用することができるため、工程の簡略化や費用
の削減が図れる。
なお、本発明にかかる半導体装置の製造方法は、本発
明の要旨から逸脱しないかぎり変更を加えてもよい。
明の要旨から逸脱しないかぎり変更を加えてもよい。
上述の説明より明らかなように、本発明の半導体装置
は、第２の誘電体層がフィールド絶縁膜上のみに形成さ
れているため、半導体基体の不純物領域上には、上部に
電極の設けられた第１の誘電体層だけが形成される。し
たがって、容量は第２の誘電体層に影響されないものと
なり、不純物領域と電極の間に挟まれた第１の誘電体層
からその容量の値が正確に決められる。
は、第２の誘電体層がフィールド絶縁膜上のみに形成さ
れているため、半導体基体の不純物領域上には、上部に
電極の設けられた第１の誘電体層だけが形成される。し
たがって、容量は第２の誘電体層に影響されないものと
なり、不純物領域と電極の間に挟まれた第１の誘電体層
からその容量の値が正確に決められる。
また、製造方法では、第１の開口部を有するフィール
ド絶縁膜上に第１の誘電体層を形成し、その上部に第１
の開口部より大きい開口部を有した第２の誘電体層を形
成することとしているので、加熱により第２の誘電体層
をリフローさせても容量は第１の開口部の面積だけでほ
ぼ決定され、第２の誘電体層のリフローの影響がなく、
高精度のMISキャパシタを実現することができる。
ド絶縁膜上に第１の誘電体層を形成し、その上部に第１
の開口部より大きい開口部を有した第２の誘電体層を形
成することとしているので、加熱により第２の誘電体層
をリフローさせても容量は第１の開口部の面積だけでほ
ぼ決定され、第２の誘電体層のリフローの影響がなく、
高精度のMISキャパシタを実現することができる。
このMISキャパシタを形成するために行われる選択酸
化工程やリフロー工程は、同一基体上に形成する他の素
子の製造工程と共通して行えるため、同一基体上でMIS
キャパシタとバイポーラトランジスタやpMOSトランジス
タ、nMOSトランジスタ等を組み合わせた半導体装置が容
易に作製できる。
化工程やリフロー工程は、同一基体上に形成する他の素
子の製造工程と共通して行えるため、同一基体上でMIS
キャパシタとバイポーラトランジスタやpMOSトランジス
タ、nMOSトランジスタ等を組み合わせた半導体装置が容
易に作製できる。
第１は本発明を適用した半導体装置の一例を示す概略断
面図である。 第２図ａ乃至第２図ｆは本発明にかかる半導体装置の製
造方法を順をおって示す概略断面図である。 第３図ａ乃至第３図ｃは従来の半導体装置の製造方法の
一例を示す概略断面図である。 1,51……半導体基体 11,59……フィールド絶縁膜 12,65……シリコン窒化膜（第１の誘電体層） 15,66……AsSG層（第２の誘電体層） 16,71……電極 17,61……不純物領域 55……第１の開口部 56……コンタクト電極形成部 67,70……開口部
面図である。 第２図ａ乃至第２図ｆは本発明にかかる半導体装置の製
造方法を順をおって示す概略断面図である。 第３図ａ乃至第３図ｃは従来の半導体装置の製造方法の
一例を示す概略断面図である。 1,51……半導体基体 11,59……フィールド絶縁膜 12,65……シリコン窒化膜（第１の誘電体層） 15,66……AsSG層（第２の誘電体層） 16,71……電極 17,61……不純物領域 55……第１の開口部 56……コンタクト電極形成部 67,70……開口部
Claims (2)
- 【請求項１】半導体基体の不純物領域上に誘電体層を介
して電極が設けられた構造の容量を有する半導体装置に
おいて、 上記容量は上記不純物領域を取り囲み上記半導体基体の
表面に形成されたフィールド絶縁膜と、 このフィールド絶縁膜及び上記不純物領域上に延在され
た第１の誘電体層と、 上記フィールド絶縁膜上のみで上記電極と上記第１の誘
電体層との間に配された第２の誘電体層を有することを
特徴とする半導体装置。 - 【請求項２】半導体基体上に第１の開口部を有するフィ
ールド絶縁膜を形成する工程と、 上記半導体基体の上記第１の開口部内とコンタクト電極
形成部に不純物領域を形成する工程と、 上記コンタクト形成部を除いて第１の誘電体層を形成す
る工程と、 上記第１の開口部より大きい開口部をその第１の開口部
に有し、且つ上記コンタクト電極形成部に開口部を有す
る第２の誘電体層を形成する工程と、 加熱して上記第２の誘電体層を流動させる工程と、 上記第２の誘電体層のそれぞれ開口部上に電極を形成す
る工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18287788A JP2722506B2 (ja) | 1988-07-22 | 1988-07-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18287788A JP2722506B2 (ja) | 1988-07-22 | 1988-07-22 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0232561A JPH0232561A (ja) | 1990-02-02 |
| JP2722506B2 true JP2722506B2 (ja) | 1998-03-04 |
Family
ID=16125984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18287788A Expired - Lifetime JP2722506B2 (ja) | 1988-07-22 | 1988-07-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2722506B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000124336A (ja) | 1998-10-12 | 2000-04-28 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
-
1988
- 1988-07-22 JP JP18287788A patent/JP2722506B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0232561A (ja) | 1990-02-02 |
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