JPH06132283A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06132283A JPH06132283A JP30173092A JP30173092A JPH06132283A JP H06132283 A JPH06132283 A JP H06132283A JP 30173092 A JP30173092 A JP 30173092A JP 30173092 A JP30173092 A JP 30173092A JP H06132283 A JPH06132283 A JP H06132283A
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Abstract
(57)【要約】
【目的】 信頼性が高く、特性も安定しており、しかも
高密度、高集積度の半導体装置を製造する。 【構成】 Ｓｉ基板１１上にＳｉＯ2 膜１２と多結晶Ｓ
ｉ膜２１とＳｉＯ2 膜２２と多結晶Ｓｉ膜２３とＳｉ3
Ｎ4 膜１４とを順次に積層させ、ＳｉＯ2 膜２２をエッ
チングのストッパにして、Ｓｉ3 Ｎ4 膜１４と多結晶Ｓ
ｉ膜２３とを能動素子領域１５のパターンに残す。この
ため、多結晶Ｓｉ膜２１を所定の膜厚で安定的に残すこ
とができる。その後、Ｓｉ3 Ｎ4 膜１４をマスクにした
熱酸化で素子分離領域１６にＳｉＯ2 膜１７を形成する
と、このＳｉＯ2 膜１７の膜厚と能動素子領域１５の寸
法とを所望の値に安定的に制御することができる。
高密度、高集積度の半導体装置を製造する。 【構成】 Ｓｉ基板１１上にＳｉＯ2 膜１２と多結晶Ｓ
ｉ膜２１とＳｉＯ2 膜２２と多結晶Ｓｉ膜２３とＳｉ3
Ｎ4 膜１４とを順次に積層させ、ＳｉＯ2 膜２２をエッ
チングのストッパにして、Ｓｉ3 Ｎ4 膜１４と多結晶Ｓ
ｉ膜２３とを能動素子領域１５のパターンに残す。この
ため、多結晶Ｓｉ膜２１を所定の膜厚で安定的に残すこ
とができる。その後、Ｓｉ3 Ｎ4 膜１４をマスクにした
熱酸化で素子分離領域１６にＳｉＯ2 膜１７を形成する
と、このＳｉＯ2 膜１７の膜厚と能動素子領域１５の寸
法とを所望の値に安定的に制御することができる。
Description
【０００１】
【産業上の利用分野】本発明は、選択酸化（ＬＯＣＯ
Ｓ）法で素子分離を行う半導体装置の製造方法に関する
ものである。
Ｓ）法で素子分離を行う半導体装置の製造方法に関する
ものである。
【０００２】
【従来の技術】モノリシックＩＣでは、１つの半導体チ
ップ上に配置される多数の素子間を電気的に分離する素
子分離が必要である。この素子分離はｐｎ接合分離と誘
電体分離とに大別されるが、このうちで誘電体分離、特
に酸化膜分離が主に用いられている。そして、素子分離
用の酸化膜を形成するために方法として、ＬＯＣＯＳ法
が最も一般的に用いられている。
ップ上に配置される多数の素子間を電気的に分離する素
子分離が必要である。この素子分離はｐｎ接合分離と誘
電体分離とに大別されるが、このうちで誘電体分離、特
に酸化膜分離が主に用いられている。そして、素子分離
用の酸化膜を形成するために方法として、ＬＯＣＯＳ法
が最も一般的に用いられている。
【０００３】従来から知られている一般的なＬＯＣＯＳ
法では、Ｓｉ基板上にパッド用のＳｉＯ2 膜と耐酸化膜
としてのＳｉ3 Ｎ4 膜とを順次に積層させ、Ｓｉ3 Ｎ4
膜を能動素子領域のパターンに加工し、このＳｉ3 Ｎ4
膜をマスクにしてＳｉ基板を熱酸化することによって、
Ｓｉ基板の素子分離領域の表面にＳｉＯ2 膜を選択的に
形成していた。
法では、Ｓｉ基板上にパッド用のＳｉＯ2 膜と耐酸化膜
としてのＳｉ3 Ｎ4 膜とを順次に積層させ、Ｓｉ3 Ｎ4
膜を能動素子領域のパターンに加工し、このＳｉ3 Ｎ4
膜をマスクにしてＳｉ基板を熱酸化することによって、
Ｓｉ基板の素子分離領域の表面にＳｉＯ2 膜を選択的に
形成していた。
【０００４】なお、素子分離を完全にするために、Ｓｉ
3 Ｎ4 膜を能動素子領域のパターンに加工した後、この
Ｓｉ3 Ｎ4 膜をマスクにして、チャネルストッパを形成
するための不純物をＳｉ基板中にイオン注入することも
行われていた。
3 Ｎ4 膜を能動素子領域のパターンに加工した後、この
Ｓｉ3 Ｎ4 膜をマスクにして、チャネルストッパを形成
するための不純物をＳｉ基板中にイオン注入することも
行われていた。
【０００５】しかし、この様な一般的なＬＯＣＯＳ法で
は、Ｓｉ基板の熱酸化時に、Ｓｉ3Ｎ4 膜の端縁からパ
ッド用のＳｉＯ2 膜中をＳｉ3 Ｎ4 膜下へ酸素が拡散し
て、素子分離用のＳｉＯ2 膜に大きなバーズビークが形
成されていた。バーズビークが大きいと、素子分離領域
の面積に対する能動素子領域の面積の割合が低くなり、
高密度、高集積度の半導体装置を製造することが難し
い。
は、Ｓｉ基板の熱酸化時に、Ｓｉ3Ｎ4 膜の端縁からパ
ッド用のＳｉＯ2 膜中をＳｉ3 Ｎ4 膜下へ酸素が拡散し
て、素子分離用のＳｉＯ2 膜に大きなバーズビークが形
成されていた。バーズビークが大きいと、素子分離領域
の面積に対する能動素子領域の面積の割合が低くなり、
高密度、高集積度の半導体装置を製造することが難し
い。
【０００６】そこで、ＳｉＯ2 膜よりも酸素の拡散係数
が小さい多結晶Ｓｉ膜を、ＳｉＯ2膜と共にＳｉ基板と
Ｓｉ3 Ｎ4 膜との間のパッド膜として用いるＬＯＣＯＳ
法が考えられている。図２は、この様なＬＯＣＯＳ法に
よるＭＯＳトランジスタの製造方法の一従来例を示して
いる。
が小さい多結晶Ｓｉ膜を、ＳｉＯ2膜と共にＳｉ基板と
Ｓｉ3 Ｎ4 膜との間のパッド膜として用いるＬＯＣＯＳ
法が考えられている。図２は、この様なＬＯＣＯＳ法に
よるＭＯＳトランジスタの製造方法の一従来例を示して
いる。
【０００７】この一従来例では、図２（ａ）に示す様
に、Ｓｉ基板１１の表面に熱酸化法でＳｉＯ2 膜１２を
形成し、更にこのＳｉＯ2 膜１２上に多結晶Ｓｉ膜１３
とＳｉ3 Ｎ4 膜１４とを順次に形成する。
に、Ｓｉ基板１１の表面に熱酸化法でＳｉＯ2 膜１２を
形成し、更にこのＳｉＯ2 膜１２上に多結晶Ｓｉ膜１３
とＳｉ3 Ｎ4 膜１４とを順次に形成する。
【０００８】次に、図２（ｂ）に示す様に、能動素子領
域１５にＳｉ3 Ｎ4 膜１４と多結晶Ｓｉ膜１３の膜厚の
全体とを残す様に、素子分離領域１６におけるＳｉ3 Ｎ
4 膜１４と多結晶Ｓｉ膜１３の厚さ方向の一部とをリソ
グラフィ法とエッチング法とで除去する。その後、Ｓｉ
3 Ｎ4 膜１４とその下の多結晶Ｓｉ膜１３とをマスクに
して、チャネルストッパを形成するための不純物（図示
せず）をＳｉ基板１１の素子分離領域１６にイオン注入
する。
域１５にＳｉ3 Ｎ4 膜１４と多結晶Ｓｉ膜１３の膜厚の
全体とを残す様に、素子分離領域１６におけるＳｉ3 Ｎ
4 膜１４と多結晶Ｓｉ膜１３の厚さ方向の一部とをリソ
グラフィ法とエッチング法とで除去する。その後、Ｓｉ
3 Ｎ4 膜１４とその下の多結晶Ｓｉ膜１３とをマスクに
して、チャネルストッパを形成するための不純物（図示
せず）をＳｉ基板１１の素子分離領域１６にイオン注入
する。
【０００９】次に、Ｓｉ3 Ｎ4 膜１４をマスクにした熱
酸化法で、図２（ｃ）に示す様に、素子分離領域１６の
表面にフィールド酸化膜としてのＳｉＯ2 膜１７を形成
する。この時、Ｓｉ3 Ｎ4 膜１４下の多結晶Ｓｉ膜１３
も酸化されて、Ｓｉ3 Ｎ4 膜１４下にＳｉＯ2 膜１８が
形成される。
酸化法で、図２（ｃ）に示す様に、素子分離領域１６の
表面にフィールド酸化膜としてのＳｉＯ2 膜１７を形成
する。この時、Ｓｉ3 Ｎ4 膜１４下の多結晶Ｓｉ膜１３
も酸化されて、Ｓｉ3 Ｎ4 膜１４下にＳｉＯ2 膜１８が
形成される。
【００１０】次に、図２（ｄ）に示す様に、Ｓｉ3 Ｎ4
膜１４とＳｉＯ2 膜１８とを除去し、能動素子領域１５
の表面にゲート酸化膜としてのＳｉＯ2 膜１９を形成す
る。そして、更に、ゲート電極、ソース・ドレイン領
域、層間絶縁膜、コンタクト孔、配線等を順次に形成し
て、ＭＯＳトランジスタを完成させる。
膜１４とＳｉＯ2 膜１８とを除去し、能動素子領域１５
の表面にゲート酸化膜としてのＳｉＯ2 膜１９を形成す
る。そして、更に、ゲート電極、ソース・ドレイン領
域、層間絶縁膜、コンタクト孔、配線等を順次に形成し
て、ＭＯＳトランジスタを完成させる。
【００１１】
【発明が解決しようとする課題】しかし、図２に示した
従来例では、Ｓｉ3 Ｎ4 膜１４に引き続いて多結晶Ｓｉ
膜１３の厚さ方向の一部をエッチングするに際して、こ
の多結晶Ｓｉ膜１３を所定の膜厚で安定的に残すことが
難しかった。このため、素子分離領域１６に形成するＳ
ｉＯ2 膜１７の膜厚と能動素子領域１５の寸法とを所望
の値に安定的に制御することができず、信頼性が高く、
特性も安定している半導体装置を安定的には製造するこ
とができなかった。
従来例では、Ｓｉ3 Ｎ4 膜１４に引き続いて多結晶Ｓｉ
膜１３の厚さ方向の一部をエッチングするに際して、こ
の多結晶Ｓｉ膜１３を所定の膜厚で安定的に残すことが
難しかった。このため、素子分離領域１６に形成するＳ
ｉＯ2 膜１７の膜厚と能動素子領域１５の寸法とを所望
の値に安定的に制御することができず、信頼性が高く、
特性も安定している半導体装置を安定的には製造するこ
とができなかった。
【００１２】従って本発明は、信頼性が高く、特性も安
定しており、しかも高密度、高集積度の半導体装置を製
造することができる半導体装置の製造方法を提供するこ
とを目的としている。
定しており、しかも高密度、高集積度の半導体装置を製
造することができる半導体装置の製造方法を提供するこ
とを目的としている。
【００１３】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、シリコン基板上に第１の二酸化シリコン
膜と第１の多結晶シリコン膜と第２の二酸化シリコン膜
と第２の多結晶シリコン膜と耐酸化膜とを順次に積層さ
せる第１の工程と、前記耐酸化膜と前記第２の多結晶シ
リコン膜とを前記シリコン基板の能動素子領域のパター
ンに加工する第２の工程と、前記耐酸化膜をマスクにし
た熱酸化で、前記シリコン基板の素子分離領域の表面に
第３の二酸化シリコン膜を形成する第３の工程とを有す
ることを特徴としている。
の製造方法は、シリコン基板上に第１の二酸化シリコン
膜と第１の多結晶シリコン膜と第２の二酸化シリコン膜
と第２の多結晶シリコン膜と耐酸化膜とを順次に積層さ
せる第１の工程と、前記耐酸化膜と前記第２の多結晶シ
リコン膜とを前記シリコン基板の能動素子領域のパター
ンに加工する第２の工程と、前記耐酸化膜をマスクにし
た熱酸化で、前記シリコン基板の素子分離領域の表面に
第３の二酸化シリコン膜を形成する第３の工程とを有す
ることを特徴としている。
【００１４】また、本発明による半導体装置の製造方法
は、前記第１の多結晶シリコン膜と前記第２の二酸化シ
リコン膜と前記第２の多結晶シリコン膜とをＣＶＤ法で
連続的に形成することを特徴としている。
は、前記第１の多結晶シリコン膜と前記第２の二酸化シ
リコン膜と前記第２の多結晶シリコン膜とをＣＶＤ法で
連続的に形成することを特徴としている。
【００１５】さらに、本発明による半導体装置の製造方
法は、前記第１の多結晶シリコン膜の表面を熱酸化する
ことによって、この第１の多結晶シリコン膜上に前記第
２の二酸化シリコン膜を形成することを特徴としてい
る。
法は、前記第１の多結晶シリコン膜の表面を熱酸化する
ことによって、この第１の多結晶シリコン膜上に前記第
２の二酸化シリコン膜を形成することを特徴としてい
る。
【００１６】
【作用】本発明による半導体装置の製造方法では、耐酸
化膜に引き続いて第２の多結晶シリコン膜をシリコン基
板の能動素子領域のパターンに加工する際に、その下層
の第２の二酸化シリコン膜をエッチングのストッパにす
ることができる。このため、第１の多結晶シリコン膜を
所定の膜厚で安定的に残すことができ、素子分離領域の
表面に形成する第３の二酸化シリコン膜の膜厚と能動素
子領域の寸法とを所望の値に安定的に制御することがで
きる。
化膜に引き続いて第２の多結晶シリコン膜をシリコン基
板の能動素子領域のパターンに加工する際に、その下層
の第２の二酸化シリコン膜をエッチングのストッパにす
ることができる。このため、第１の多結晶シリコン膜を
所定の膜厚で安定的に残すことができ、素子分離領域の
表面に形成する第３の二酸化シリコン膜の膜厚と能動素
子領域の寸法とを所望の値に安定的に制御することがで
きる。
【００１７】一方、第１の多結晶シリコン膜は、第１の
二酸化シリコン膜と共にシリコン基板と耐酸化膜との間
のパッド膜にしているが、第１の二酸化シリコン膜より
も酸素の拡散係数が小さい。このため、第３の二酸化シ
リコン膜のバーズビークが小さく、素子分離領域の面積
に対する能動素子領域の面積の割合を高めることができ
る。
二酸化シリコン膜と共にシリコン基板と耐酸化膜との間
のパッド膜にしているが、第１の二酸化シリコン膜より
も酸素の拡散係数が小さい。このため、第３の二酸化シ
リコン膜のバーズビークが小さく、素子分離領域の面積
に対する能動素子領域の面積の割合を高めることができ
る。
【００１８】
【実施例】以下、ＭＯＳトランジスタの製造に適用した
本発明の一実施例を、図１を参照しながら説明する。な
お、図２に示した一従来例と対応する構成部分には、共
通の符号を付してある。
本発明の一実施例を、図１を参照しながら説明する。な
お、図２に示した一従来例と対応する構成部分には、共
通の符号を付してある。
【００１９】本実施例では、図１（ａ）に示す様に、Ｓ
ｉ基板１１の表面に膜厚が５０〜４００Å程度のＳｉＯ
2 膜１２を熱酸化法でまず形成する。そして、膜厚が１
００〜３００Å程度の多結晶Ｓｉ膜２１と、膜厚が５０
〜１５０Å程度のＳｉＯ2 膜２２と、膜厚が１００〜３
００Å程度の多結晶Ｓｉ膜２３と、膜厚が５００〜２０
００Å程度のＳｉ3 Ｎ4 膜１４とを、ＣＶＤ法でＳｉＯ
2 膜１２上に順次に形成する。
ｉ基板１１の表面に膜厚が５０〜４００Å程度のＳｉＯ
2 膜１２を熱酸化法でまず形成する。そして、膜厚が１
００〜３００Å程度の多結晶Ｓｉ膜２１と、膜厚が５０
〜１５０Å程度のＳｉＯ2 膜２２と、膜厚が１００〜３
００Å程度の多結晶Ｓｉ膜２３と、膜厚が５００〜２０
００Å程度のＳｉ3 Ｎ4 膜１４とを、ＣＶＤ法でＳｉＯ
2 膜１２上に順次に形成する。
【００２０】なお、上述の工程では、多結晶Ｓｉ膜２１
とＳｉＯ2 膜２２と多結晶Ｓｉ膜２３とＳｉ3 Ｎ4 膜１
４との総てをＣＶＤ法で形成しているので、原料ガスを
変えつつ、これらの膜を連続的に形成してもよい。ま
た、ＳｉＯ2 膜２２は、多結晶Ｓｉ膜２１の表面を熱酸
化することによって、この多結晶Ｓｉ膜２１上に形成し
てもよい。
とＳｉＯ2 膜２２と多結晶Ｓｉ膜２３とＳｉ3 Ｎ4 膜１
４との総てをＣＶＤ法で形成しているので、原料ガスを
変えつつ、これらの膜を連続的に形成してもよい。ま
た、ＳｉＯ2 膜２２は、多結晶Ｓｉ膜２１の表面を熱酸
化することによって、この多結晶Ｓｉ膜２１上に形成し
てもよい。
【００２１】次に、図１（ｂ）に示す様に、Ｓｉ3 Ｎ4
膜１４と多結晶Ｓｉ膜２３とを能動素子領域１５にのみ
選択的に残す様に、素子分離領域１６におけるＳｉ3 Ｎ
4 膜１４と多結晶Ｓｉ膜２３とをリソグラフィ法とエッ
チング法とで除去する。この時、Ｓｉ3 Ｎ4 膜１４また
は多結晶Ｓｉ膜２３とＳｉＯ2 膜２２とのエッチング選
択比を１０対１程度またはそれ以上にすることによっ
て、ＳｉＯ2 膜２２をエッチングのストッパにする。
膜１４と多結晶Ｓｉ膜２３とを能動素子領域１５にのみ
選択的に残す様に、素子分離領域１６におけるＳｉ3 Ｎ
4 膜１４と多結晶Ｓｉ膜２３とをリソグラフィ法とエッ
チング法とで除去する。この時、Ｓｉ3 Ｎ4 膜１４また
は多結晶Ｓｉ膜２３とＳｉＯ2 膜２２とのエッチング選
択比を１０対１程度またはそれ以上にすることによっ
て、ＳｉＯ2 膜２２をエッチングのストッパにする。
【００２２】その後、Ｓｉ3 Ｎ4 膜１４と多結晶Ｓｉ膜
２３とをマスクにして、チャネルストッパを形成するた
めの不純物（図示せず）をＳｉ基板１１の素子分離領域
１６にイオン注入する。
２３とをマスクにして、チャネルストッパを形成するた
めの不純物（図示せず）をＳｉ基板１１の素子分離領域
１６にイオン注入する。
【００２３】次に、Ｓｉ3 Ｎ4 膜１４をマスクにすると
共に９００〜１０００℃程度の温度の水蒸気雰囲気を用
いた熱酸化法で、図１（ｃ）に示す様に、素子分離領域
１６の表面にフィールド酸化膜としてのＳｉＯ2 膜１７
を形成する。この時、Ｓｉ3Ｎ4 膜１４下の多結晶Ｓｉ
膜２１、２３も酸化されて、Ｓｉ3 Ｎ4 膜１４下にＳｉ
Ｏ2 膜１８が形成される。
共に９００〜１０００℃程度の温度の水蒸気雰囲気を用
いた熱酸化法で、図１（ｃ）に示す様に、素子分離領域
１６の表面にフィールド酸化膜としてのＳｉＯ2 膜１７
を形成する。この時、Ｓｉ3Ｎ4 膜１４下の多結晶Ｓｉ
膜２１、２３も酸化されて、Ｓｉ3 Ｎ4 膜１４下にＳｉ
Ｏ2 膜１８が形成される。
【００２４】次に、図１（ｄ）に示す様に、Ｓｉ3 Ｎ4
膜１４とＳｉＯ2 膜１８とをウェットエッチング法で除
去し、能動素子領域１５の表面にゲート酸化膜としての
ＳｉＯ2 膜１９を熱酸化法で形成する。そして、更に、
ゲート電極、ソース・ドレイン領域、層間絶縁膜、コン
タクト孔、配線等を順次に形成して、ＭＯＳトランジス
タを完成させる。
膜１４とＳｉＯ2 膜１８とをウェットエッチング法で除
去し、能動素子領域１５の表面にゲート酸化膜としての
ＳｉＯ2 膜１９を熱酸化法で形成する。そして、更に、
ゲート電極、ソース・ドレイン領域、層間絶縁膜、コン
タクト孔、配線等を順次に形成して、ＭＯＳトランジス
タを完成させる。
【００２５】
【発明の効果】本発明による半導体装置の製造方法で
は、素子分離領域の表面に形成する第３の二酸化シリコ
ン膜の膜厚と能動素子領域の寸法とを所望の値に安定的
に制御することができ、しかも素子分離領域の面積に対
する能動素子領域の面積の割合を高めることができるの
で、信頼性が高く、特性も安定しており、しかも高密
度、高集積度の半導体装置を製造することができる。
は、素子分離領域の表面に形成する第３の二酸化シリコ
ン膜の膜厚と能動素子領域の寸法とを所望の値に安定的
に制御することができ、しかも素子分離領域の面積に対
する能動素子領域の面積の割合を高めることができるの
で、信頼性が高く、特性も安定しており、しかも高密
度、高集積度の半導体装置を製造することができる。
【図１】本発明の一実施例を工程順に示す縦断面図であ
る。
る。
【図２】従来例を工程順に示す縦断面図である。
１１ Ｓｉ基板 １２ ＳｉＯ2 膜 １４ Ｓｉ3 Ｎ4 膜 １５ 能動素子領域 １６ 素子分離領域 １７ ＳｉＯ2 膜 ２１ 多結晶Ｓｉ膜 ２２ ＳｉＯ2 膜 ２３ 多結晶Ｓｉ膜
Claims (3)
- 【請求項１】 シリコン基板上に第１の二酸化シリコン
膜と第１の多結晶シリコン膜と第２の二酸化シリコン膜
と第２の多結晶シリコン膜と耐酸化膜とを順次に積層さ
せる第１の工程と、 前記耐酸化膜と前記第２の多結晶シリコン膜とを前記シ
リコン基板の能動素子領域のパターンに加工する第２の
工程と、 前記耐酸化膜をマスクにした熱酸化で、前記シリコン基
板の素子分離領域の表面に第３の二酸化シリコン膜を形
成する第３の工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記第１の多結晶シリコン膜と前記第２
の二酸化シリコン膜と前記第２の多結晶シリコン膜とを
ＣＶＤ法で連続的に形成することを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項３】 前記第１の多結晶シリコン膜の表面を熱
酸化することによって、この第１の多結晶シリコン膜上
に前記第２の二酸化シリコン膜を形成することを特徴と
する請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30173092A JPH06132283A (ja) | 1992-10-14 | 1992-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30173092A JPH06132283A (ja) | 1992-10-14 | 1992-10-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132283A true JPH06132283A (ja) | 1994-05-13 |
Family
ID=17900472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30173092A Withdrawn JPH06132283A (ja) | 1992-10-14 | 1992-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132283A (ja) |
-
1992
- 1992-10-14 JP JP30173092A patent/JPH06132283A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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