JPS6257228A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置の製造方法に関し、特にフィールド
酸化膜の形成に改良を施したＭＯＳ　ｍトランジスタの
製造方法に係わる。

−１−−−一 〔発明の技術的背景〕 従ＬＭＯ８！）ランジスタは、例えば第４図（、）〜（
ｄ）に示す如く製造されている。

まず、例えばＰ型の半導体基板１の表面にバッファ酸化
膜２を形成する。つづいて、前記基板１の表面にシリコ
ン窒化膜（Ｓ１３Ｎ４膜）３をマスクとした選択酸化技
術によシ、素子分離用の厚いフィールド酸化膜４を形成
する（第４図（、）図示）。つづいて、前記シリコン窒
化膜３及びこの窒化膜８の下のバッファ酸化膜２を除去
し、島状の素子領域５を形成する（第４図（ｂ）図示）
。次いで、通常のＳｉｒ−）ＭＯ８技術に従って、前記
素子領域５上にゲート酸化膜６を介して多結晶シリコン
からなるゲート電極７を形成するとともに、フィールド
酸化膜４上に多結晶シリコンからなる配線８を形成する
（第１図（、）図示）。しかる後、前記ゲート電極７を
マスクとして前記素子領域５にｎ型不純物をイオン注入
し、Ｎ＋型のソース・ドレイン領域９，１０を形成する
。更に、全面に層間絶縁膜１ノを形成した後、前記ソー
ス・ドレイン領域９，１ｏ及び配線８上の層間絶縁膜１
ノを選択的に除去しコンタクトホール１２を形成した。

この後、これらコンタクトホール１２に例えばＡｔ取出
し配線１３を形成してＭＯ８型トランジスタを製造する
（第４図（ｄ）図示）。

〔背景技術の問題点〕

しかしながら、前述した従来技術では次のような問題点
が発生する。８ ■　素子分離用として形成した厚いフィールド酸化膜４
がバッファ酸化膜除去、ゲート酸化膜除去などの製造工
程時及び製造工程中に入る各種洗浄工程時にエツチング
除去されて膜厚が薄くなる。例えば、フィールド酸化時
には１　ｔｔｍの厚さであっても最終的には０．６μｍ
程度となってしまう。このととは、多結晶シリコンから
なる配線８と基板１　、Ａｔ取出し配線１３と基板１間
の絶縁膜厚が薄くなり浮遊容量（図中Ｃｐ）の増大、ひ
いては素子スピード性能の低下をもたらす。

また、これを防ぐため、製造工程中の膜減シを考慮して
よシ厚いフィールド酸化膜を最初に形成しようとしても
、逆に横方向酸化の増大による素子寸法の減少を招き、
やはシスピード性能の低下となる。

■　コンタクトホール１２の開孔は素子領域５及び配線
領域の内側に必ず入るように十分な余裕をとって設計さ
れる。その理由はフィールド部にはみでたコンタクトホ
ールの開孔を行うとコンタクトホールの形成時にフィー
ルド酸化膜４がエツチングされ、下の基板１とのショー
）、Ａｔ取出し配線１３の段切れを発生することにある
。しかるに、コンタクトホール１２と素子領域５、配線
領域との余裕は素子寸法の増大、高密度化への防げとな
る。

〔発明の目的〕

本発明は上記事情に鑑みてなされたもので、フィールド
酸化膜上に耐エツチング薄膜を形成することによシ、各
種の処理工程でフィールド酸化膜の膜減シを低減し得る
半導体装置の製造方法を提供するととを目的とする。

〔発明の概要〕

本発明は、半導体基板の表面にフィールド酸化膜を形成
した後、フィールド酸化膜の表面をナイトライド化して
耐エツチング薄膜を形成する事によシ、各種の処理工程
具体的にはバッファ酸化膜除去工程やゲート酸化膜除去
工程等でフィールド酸化膜の膜減シを低減することを図
ったことを骨子とする。

〔発明の実施例〕

以下、本発明をＮチャネルＭＯ８）ランジスタの製造に
適用した場合について第１図（ａ）〜（、）を参照して
説明する。

（１）まず、例えばＰ型のシリコン基板２１上にバッフ
ァ酸化膜２２を形成した。つづいて、このバッファ酸化
膜２２の素子形成予定部に耐酸化膜としてのＳｔ、Ｎ４
膜２３を形成し、これをマスクとしてフィールド酸化を
行ない厚いフィールド酸化膜２４を形成した（第１図（
、）図示）。

なお、図中の２５は素子領域を示す。次いで、前記８１
．Ｎ４膜２３を除去した後、ウェハ全体を１１００℃で
アンモニアガス中で１時間アニールを行なった。その結
果、前記フィールド酸化膜２４及びバッファ酸化膜２２
の表面が薄くナイトライド化され、−酸化窒素（Ｎｏ）
膜２６が形成された（第１図（ｂ）図示）。しかる後、
レジスト２７をマスクとして素子領域２５上のＮ。

膜２６及びバッファ酸化膜２２を除去した（第１図（ｃ
）図示）。

（２）　　次に、前記レジスト２７を除去した後、前記
素子領域２５を酸化しゲート酸化膜２８を形成した。つ
づいて、全面に多結晶シリコン層を形成した後、ノやタ
ーニングして素子領域２５上に？−）酸化膜２８を介し
て多結晶シリコンからなるゲート電極２９を形成すると
ともに、前記フィールド酸化膜２４に多結晶シリコンか
らなる配線３０を形成した。次いで、前記ゲート電極２
９をマスクとして前記ゲート酸化Ｍ２８を選択的に除去
した後、同ゲート電極２９をマスクとして素子領域２５
にｎ型不純物をイオン注入しＮ＋型のソース・ドレイン
領域３１．３２を形成した（第１図（ｄ）図示）。更に
、全面に層間絶縁膜３３を形成した後、前記ソース・ド
レイン領域３１．３２及び配線３０上の層間絶縁膜３３
を選択的に除去し、コンタクトホール３４を形成した。

しかる後、これらコンタクトホール３４に例えばＡｔ取
出し配線３５を形成してＮチャネルＭＯ８型トランジス
タを形成した（第１図（ｅ）図示）。

しかして、本発明によれば、Ｐ型のシリコン基板２１の
表面にフィールド酸化膜２４を形成した後、ウェハ全体
をアンモニアガス中でアニールすることによシフイール
ド酸化膜２４上にＮｏ膜２６を形成するため、その後の
バッファ酸化膜２２、ゲート酸化膜２８の除去工程、及
び洗浄工程中に、前記Ｎｏ膜２６がストッパーとして働
き、フィールド酸化膜２４の膜減シを著しく低減できる
。事実、従来方法では〜４０００Ｘの膜減シであったも
のが、本発明によれば５００Ｘ程度の膜減シに抑制でき
た。その結果、多結晶シリコンからなる配線３０と基板
２１間の容量は５０チ以上低減できた。

次に、第２図及び第３図に示した素子パターン図に従っ
てもう一つの効果について説明する。

ここで、第２図は従来技術によるトランジスタ平面図、
第３図は本実施例による平面図である。

なお、図中の番号は夫々第４図（従来）、第１図（本発
明）の番号に対応する。本実施例ではフィールド酸化膜
２４上にはＮＯ膜２６があることから、コンタクトホー
ル３４がフィールド部にはみだしてもフィールド部がエ
ツチングされることはなく、第３図のようにソース・ド
レイン領域３１．３２、多結晶シリコンからなる配線３
０のコンタクト部の面積を小さくすることができる。こ
のことは、高密度化の実現と浮遊容量（ソース・ドレイ
ンこと基板、配線と基板）の低減による高速化を同時に
実現できる。

なお、上記実施例では、高温の熱的アニールによるナイ
トライド化を行ったが、熱的アニールの代シにランプア
ニールを用いてもよい。

〔発明の効果〕

以上詳述した如く本発明によれば、各種の処理工程でフ
ィールド酸化膜の膜減シを低減し得る高信頼性のＮチャ
ネルＭＯ８）ランジスタ等の半導体装置を製造する方法
を提供できる。

【図面の簡単な説明】

第１図（、）〜（、）は本発明の一実施例に係るＮチャ
ネルＭＯ８）ランジスタの製造方法を工程順に示す断面
図、第２図は従来のＮチャネルＭＯ８）ランジスタの平
面図、第３図は本発明のＮチャネルＭＯ８）ランジスタ
の平面図、第４図（、）〜（ｄ）は従来のＮチャネルＭ
Ｏ８）ランジスタの製造方法を工程順に示す断面図であ
る。 ２１・・・Ｐ型のシリコン基板、２４・・・フィールド
酸化膜、２５・・・素子領域、２６・・・−酸化窒素（
Ｎｏ）膜、２８・・・ゲート酸化膜、２９・・・ゲート
電極、３０・・・配線、３ノ・・・Ｎ＋型のソース領域
、３２・・・炉型のドレイン領域、３３・・・層間絶縁
膜、３４・・・コンタクトホール、３５・・・Ａｔ取出
し配線。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板の表面にフィールド酸化膜を形成する
   工程と、このフィールド酸化膜の表面をナイトライド化
   する工程と、このフィールド酸化膜で囲まれた素子領域
   にソース・ドレイン領域及びゲート電極を形成する工程
   とを具備することを特徴とする半導体装置の製造方法。
2. （２）半導体基板全体をアンモニアガス中でアニールす
   ることによりフィールド酸化膜の表面をナイトライド化
   することを特徴とする特許請求の範囲第１項記載の半導
   体装置の製造方法。