JPS61144841A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61144841A JPS61144841A JP26771084A JP26771084A JPS61144841A JP S61144841 A JPS61144841 A JP S61144841A JP 26771084 A JP26771084 A JP 26771084A JP 26771084 A JP26771084 A JP 26771084A JP S61144841 A JPS61144841 A JP S61144841A
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- Japan
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- film
- mask
- implanted
- oxide film
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に素子分離に
改良を加えたＭＯ８型トランジスタに関する。
改良を加えたＭＯ８型トランジスタに関する。
（発明の技術的背景）
従来、ＭＯ８型トランジスタは、例えば第２図（ａ）〜
（Ｃ）に示すように製造されている。
（Ｃ）に示すように製造されている。
まず、例えばＰ型のシリコン基板１上に熱酸化膜２を介
してマスク材としてのシリコン窒化膜３を形成する。つ
づいて、この窒化１ｌＩ３をマスクとして基板１の表面
にフィールド反転防止用不純物例えばボロン４を加速電
圧４０ＫｅＶ、ドーズ量１×１０１３ｃＩＲ４１の条件
下でイオン注入し、フィールド反転防止用不純物領域５
を形成する（第２図（ａ）図示）。次いで、前記窒化１
１１３をマスクとして選択酸化を行ない、フィールド酸
化膜６を形成する。しかる後、窒化膜３を剥離した後、
全面にパンチスルー防止用不純物７をイオン注入し、パ
ンチスルー不純物領域８を形成する（第２図（ｂ）図示
）。以下、常法により、フィールド酸化膜６で囲まれた
島状の基板１上にゲート酸化膜９を介してゲート電極１
０を形成し、ひきつづき基板１の表面にゲート電極１０
に対し自己整合的にＮ＋型のソース領域１１、ドレイン
領域１２を形成してＭＯ８型トランジスタを製造する（
第２図（ｃ）図示）。
してマスク材としてのシリコン窒化膜３を形成する。つ
づいて、この窒化１ｌＩ３をマスクとして基板１の表面
にフィールド反転防止用不純物例えばボロン４を加速電
圧４０ＫｅＶ、ドーズ量１×１０１３ｃＩＲ４１の条件
下でイオン注入し、フィールド反転防止用不純物領域５
を形成する（第２図（ａ）図示）。次いで、前記窒化１
１１３をマスクとして選択酸化を行ない、フィールド酸
化膜６を形成する。しかる後、窒化膜３を剥離した後、
全面にパンチスルー防止用不純物７をイオン注入し、パ
ンチスルー不純物領域８を形成する（第２図（ｂ）図示
）。以下、常法により、フィールド酸化膜６で囲まれた
島状の基板１上にゲート酸化膜９を介してゲート電極１
０を形成し、ひきつづき基板１の表面にゲート電極１０
に対し自己整合的にＮ＋型のソース領域１１、ドレイン
領域１２を形成してＭＯ８型トランジスタを製造する（
第２図（ｃ）図示）。
しかしながら、従来のトランジスタによれば、第２図（
Ｃ）に示す如く、フィールド酸化膜６のエツジ付近でフ
ィールド反転防止不純物領域５とパンチスルー防止不純
物領域８が重なり、この領域で両者の不純物濃度が足し
合わされる。従って、この領域は＾濃度の不純物領域１
３となる。その結果、この不純物領域１３が、ソース領
域１１またはドレイン領域１２に電圧を印加した時の空
乏層の伸びを妨げ、ソース領域１１またはドレイン領域
１２の耐圧の劣化を招く。
Ｃ）に示す如く、フィールド酸化膜６のエツジ付近でフ
ィールド反転防止不純物領域５とパンチスルー防止不純
物領域８が重なり、この領域で両者の不純物濃度が足し
合わされる。従って、この領域は＾濃度の不純物領域１
３となる。その結果、この不純物領域１３が、ソース領
域１１またはドレイン領域１２に電圧を印加した時の空
乏層の伸びを妨げ、ソース領域１１またはドレイン領域
１２の耐圧の劣化を招く。
本発明は上記事情に鑑みてなされたもので、ソース領域
またはドレイン領域の耐圧の劣化を抑制し得る半導体装
置の製造方法を提供することを目的とする。
またはドレイン領域の耐圧の劣化を抑制し得る半導体装
置の製造方法を提供することを目的とする。
本発明のポイントは、主となるフィールド反転防止用領
域を、マスク材と被膜を用いて半導体基板にイオン注入
することにより従来と比ベフィールド酸化膜のエツジ部
から多少外方に形成することにあり、こうした手段を採
用することにより反転防止用領域とパンチスルー防止不
純物領域の重なりを低減し、ソース領域またはドレイン
領域の耐圧の低下を抑制できる。
域を、マスク材と被膜を用いて半導体基板にイオン注入
することにより従来と比ベフィールド酸化膜のエツジ部
から多少外方に形成することにあり、こうした手段を採
用することにより反転防止用領域とパンチスルー防止不
純物領域の重なりを低減し、ソース領域またはドレイン
領域の耐圧の低下を抑制できる。
以下、本発明をＭＯ８型トランジスタの製造に適用した
場合について、第１図（ａ）〜（ｄ）を参照して説明す
る。
場合について、第１図（ａ）〜（ｄ）を参照して説明す
る。
（１）、まず、Ｐ型のシリコン基板２１を熱酸化し厚さ
１０００人の熱酸化ｌ１１２２を形成した。つづいて、
この熱酸化膜２２上にマスク材としての厚さ約２０００
人のシリコン窒化膜２３を堆積した後、これをフォトエ
ツチング工程でバターニングした。次いで、前記窒化膜
２３をマスクとして基板２１の表−に第１のフィールド
反転防止用不純物例えばボロン２４を加速電圧４０Ｋｅ
Ｖ、ドーズ量１Ｘ１０１３α噌の条件下でイオン注入し
、第１のフィールド反転防止用不純物領域２５を形成し
た（第１図（ａ）図示）。しかる後、減圧ＣＶＤ法によ
り厚さ約３０００人の多結晶シリコン膜２６を堆積し、
これを非等方性エツチングである所のＣＦ３８ｒ／Ｃｊ
２ガス雰囲気の反応性イオンエツチングで全面エツチン
グした。その結果、非等方性エツチングであるため、前
記窒化膜２３の側壁に多結晶シリコン膜２６が残存した
。更に、残存した多結晶シリコン１１２６及び窒化ｊ１
２３をマスクとして基板の表面に、第２のフィールド反
転防止用不純物例えばボロン２７を加速電圧４０ＫｅＶ
、ドーズ量４ Ｘ １Ｑ １３１４の条件でイオン注入
し、第２のフィールド反転防止用不純物領域２８を形成
したく第１図（ｂ）図示）。なお、同図（１））におい
て、多結晶シリコン１１２６の下は第１のフィールド反
転防止用不純物領域２５のみであるから、この部分のフ
ィールド反転防止用不純物の濃度は低くなる。
１０００人の熱酸化ｌ１１２２を形成した。つづいて、
この熱酸化膜２２上にマスク材としての厚さ約２０００
人のシリコン窒化膜２３を堆積した後、これをフォトエ
ツチング工程でバターニングした。次いで、前記窒化膜
２３をマスクとして基板２１の表−に第１のフィールド
反転防止用不純物例えばボロン２４を加速電圧４０Ｋｅ
Ｖ、ドーズ量１Ｘ１０１３α噌の条件下でイオン注入し
、第１のフィールド反転防止用不純物領域２５を形成し
た（第１図（ａ）図示）。しかる後、減圧ＣＶＤ法によ
り厚さ約３０００人の多結晶シリコン膜２６を堆積し、
これを非等方性エツチングである所のＣＦ３８ｒ／Ｃｊ
２ガス雰囲気の反応性イオンエツチングで全面エツチン
グした。その結果、非等方性エツチングであるため、前
記窒化膜２３の側壁に多結晶シリコン膜２６が残存した
。更に、残存した多結晶シリコン１１２６及び窒化ｊ１
２３をマスクとして基板の表面に、第２のフィールド反
転防止用不純物例えばボロン２７を加速電圧４０ＫｅＶ
、ドーズ量４ Ｘ １Ｑ １３１４の条件でイオン注入
し、第２のフィールド反転防止用不純物領域２８を形成
したく第１図（ｂ）図示）。なお、同図（１））におい
て、多結晶シリコン１１２６の下は第１のフィールド反
転防止用不純物領域２５のみであるから、この部分のフ
ィールド反転防止用不純物の濃度は低くなる。
２０次に、前記多結晶シリコン膜２６をＣＦ４１０２ガ
ス雰囲気のプラズマエツチングで除去した。つづいて、
窒化膜２３をマスクとして１０００℃で選択酸化を行な
い、フィールド酸化膜２９を形成した。次いで、窒化膜
２３をＣＦ４１０２ガス雰囲気のプラズマエツチングで
除去した。いかる後、この状態で、全面にパンチスルー
防止用不純物例えばボロン３０を、加速電圧８０ＫｅＶ
。
ス雰囲気のプラズマエツチングで除去した。つづいて、
窒化膜２３をマスクとして１０００℃で選択酸化を行な
い、フィールド酸化膜２９を形成した。次いで、窒化膜
２３をＣＦ４１０２ガス雰囲気のプラズマエツチングで
除去した。いかる後、この状態で、全面にパンチスルー
防止用不純物例えばボロン３０を、加速電圧８０ＫｅＶ
。
ドーズ量５Ｘ１０１２αくの条件でイオン注入し、フィ
ールド酸化膜２９で囲まれた島状の基板２１の表面にパ
ンチスルー防止用不純物領域３１を形成した（第１図（
Ｃ）図示）。以下、常法により、基板２１上にゲート酸
化膜３２を介してゲート電極３３を形成し、更にこのゲ
ート電極３３をマスクとして基板２１の表面にＮ４″型
のソース領域３４、ドレイン領域３５を形成し、ＭＯ８
型トランジスタを製造したく第１図（ｄ）図示）。
ールド酸化膜２９で囲まれた島状の基板２１の表面にパ
ンチスルー防止用不純物領域３１を形成した（第１図（
Ｃ）図示）。以下、常法により、基板２１上にゲート酸
化膜３２を介してゲート電極３３を形成し、更にこのゲ
ート電極３３をマスクとして基板２１の表面にＮ４″型
のソース領域３４、ドレイン領域３５を形成し、ＭＯ８
型トランジスタを製造したく第１図（ｄ）図示）。
しかして、本発明によれば、第１のフィールド反転防止
用不純物領域２５をシリコン窒化膜２３をマスクとして
イオン注入することにより形成するとともに、第２のフ
ィールド反転防止用不純物ＩＩ域２８を前記窒化Ｍ２３
および多結晶シリコン族２６をマスクとしてイオン注入
することにより形成して、フィールド酸化膜２９のエツ
ジ部付近には第１のフィールド反転防止用不純物領域２
５のみを存在させるため、フィールド酸化１Ｉ２９のエ
ッ°ジ部付近でパンチスルー防止用不純物領域３１との
重なる領域を第１のフィールド反転防止用不純物領域２
５のみに止どめることができる。したがって、フィール
ド酸化膜２９のエツジ部付近で不純物濃度が従来のよう
に高くなることがなく、ソース領域３４またはドレイン
領域３５の耐圧の劣化を抑制できる。
用不純物領域２５をシリコン窒化膜２３をマスクとして
イオン注入することにより形成するとともに、第２のフ
ィールド反転防止用不純物ＩＩ域２８を前記窒化Ｍ２３
および多結晶シリコン族２６をマスクとしてイオン注入
することにより形成して、フィールド酸化膜２９のエツ
ジ部付近には第１のフィールド反転防止用不純物領域２
５のみを存在させるため、フィールド酸化１Ｉ２９のエ
ッ°ジ部付近でパンチスルー防止用不純物領域３１との
重なる領域を第１のフィールド反転防止用不純物領域２
５のみに止どめることができる。したがって、フィール
ド酸化膜２９のエツジ部付近で不純物濃度が従来のよう
に高くなることがなく、ソース領域３４またはドレイン
領域３５の耐圧の劣化を抑制できる。
事実、従来及び本発明によって得られたＭＯＳトランジ
スタを用いて印加電圧と故障率との関係を調べたところ
、第３図に示す特性図を得た。同図において、（イ）は
従来の場合を、（ロ）は本発明の場合を夫々示す。同図
より、従来では、１０Ｖで１００％破壊してしまったの
に対し、本発明では１０Ｖでは約１５％位しか破壊され
ず、最高１５Ｖまで耐圧を挙げることができた。以上よ
り、本発明が従来に比べ優れていることが確認できる。
スタを用いて印加電圧と故障率との関係を調べたところ
、第３図に示す特性図を得た。同図において、（イ）は
従来の場合を、（ロ）は本発明の場合を夫々示す。同図
より、従来では、１０Ｖで１００％破壊してしまったの
に対し、本発明では１０Ｖでは約１５％位しか破壊され
ず、最高１５Ｖまで耐圧を挙げることができた。以上よ
り、本発明が従来に比べ優れていることが確認できる。
なお、上記実施例では、第１のフィールド反転防止用不
純物領域を設けた場合について述べたが、これに限らず
、同不純物領域をとり除いてもよい。
純物領域を設けた場合について述べたが、これに限らず
、同不純物領域をとり除いてもよい。
以上詳述した如く本発明によれば、ソース領域またはド
レイン領域の耐圧の劣化を抑制し得るＭＯ８型トランジ
スタなどの半導体装置を製造できる。
レイン領域の耐圧の劣化を抑制し得るＭＯ８型トランジ
スタなどの半導体装置を製造できる。
第１図（ａ）〜（ｄ）は本発明の一実施例に係るＭＯ８
型トランジスタの製造方法を工程順に示す断面図、第２
図（ａ）〜（Ｃ）は従来のＭＯ８型トランジスタの製造
方法を工程順に示す断面図、第３図は印加電圧と故障率
との関係を示す饅４悌図である。 ２１・・・Ｐ型のシリコン基板、２２・・・熱酸化膜、
２３・・・シリコン窒化膜（マスク材）、２４．２７．
３０・・・ボロン、２５．２８・・・フィールド反転防
止用不純物領域、２９・・・フィールド酸化膜、３１・
・・パンチスルー防止用不純物領域、３２・・・ゲート
酸化膜、３３・・・ゲート電極、３４・・・Ｎ＋型のソ
ース領域、３５・・・Ｎ２型のドレイン領域。
型トランジスタの製造方法を工程順に示す断面図、第２
図（ａ）〜（Ｃ）は従来のＭＯ８型トランジスタの製造
方法を工程順に示す断面図、第３図は印加電圧と故障率
との関係を示す饅４悌図である。 ２１・・・Ｐ型のシリコン基板、２２・・・熱酸化膜、
２３・・・シリコン窒化膜（マスク材）、２４．２７．
３０・・・ボロン、２５．２８・・・フィールド反転防
止用不純物領域、２９・・・フィールド酸化膜、３１・
・・パンチスルー防止用不純物領域、３２・・・ゲート
酸化膜、３３・・・ゲート電極、３４・・・Ｎ＋型のソ
ース領域、３５・・・Ｎ２型のドレイン領域。
Claims (3)
- （１）、半導体基板上に絶縁膜を介してマスク材を形成
する工程と、全面に被膜を形成する工程と、この被膜を
反応性イオンエッチングにより全面エッチングし該被膜
を前記マスク材の側壁にのみ残存させる工程と、この残
存被膜及びマスク材を用いてフィールド反転防止用不純
物をイオン注入する工程と、前記被膜を除去した後、マ
スク材を用いて選択酸化を行ないフィールド酸化膜を形
成する工程と、マスク材を除去した後全面にパンチスル
ー用不純物をイオン注入する工程とを具備することを特
徴とする半導体装置の製造方法。 - （２）、半導体基板上に絶縁膜を介してマスク材を形成
した後、全面に被膜を形成する前に、マスク材を用いて
基板表面に上記の反転防止用不純物とは別にフィールド
反転防止用不純物をイオン注入することを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方法。 - （３）、被膜が多結晶シリコン膜であることを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26771084A JPS61144841A (ja) | 1984-12-19 | 1984-12-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26771084A JPS61144841A (ja) | 1984-12-19 | 1984-12-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61144841A true JPS61144841A (ja) | 1986-07-02 |
Family
ID=17448470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26771084A Pending JPS61144841A (ja) | 1984-12-19 | 1984-12-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61144841A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5091324A (en) * | 1990-08-10 | 1992-02-25 | Advanced Micro Devices, Inc. | Process for producing optimum intrinsic, long channel, and short channel mos devices in vlsi structures |
-
1984
- 1984-12-19 JP JP26771084A patent/JPS61144841A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5091324A (en) * | 1990-08-10 | 1992-02-25 | Advanced Micro Devices, Inc. | Process for producing optimum intrinsic, long channel, and short channel mos devices in vlsi structures |
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