JP3210455B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3210455B2 JP3210455B2 JP34248892A JP34248892A JP3210455B2 JP 3210455 B2 JP3210455 B2 JP 3210455B2 JP 34248892 A JP34248892 A JP 34248892A JP 34248892 A JP34248892 A JP 34248892A JP 3210455 B2 JP3210455 B2 JP 3210455B2
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Description
【０００１】
【産業上の利用分野】本発明はＬＤＤトランジスタ構造
を有する半導体装置の製造方法に関する。
を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ
ｄｒａｉｎ：低濃度ドープドレイン）トランジスタは、
一般に次の工程によって作成されている。 （１）ゲート電極を形成する。 （２）イオン注入により低濃度の、浅いソース・ドレイ
ン領域を形成する。 （３）ＣＶＤによって酸化膜デポジッションを行う。 （４）異方性エッチングを行い、ゲート電極側壁にサイ
ドウォールを形成する。このサイドウォールにより、次
の工程でイオン注入された領域の横方向拡散の先端部は
ポリシリコンの位置とサイドウォールの幅によって決ま
る。 （５）イオン注入によって高濃度のソース・ドレイン領
域を形成する。このとき、ゲートは高濃度にドープされ
たソース・ドレイン領域とオーバーラップせず、ドレイ
ン−チャンネル界面における低い不純物勾配を実現する
ことができる。
ｄｒａｉｎ：低濃度ドープドレイン）トランジスタは、
一般に次の工程によって作成されている。 （１）ゲート電極を形成する。 （２）イオン注入により低濃度の、浅いソース・ドレイ
ン領域を形成する。 （３）ＣＶＤによって酸化膜デポジッションを行う。 （４）異方性エッチングを行い、ゲート電極側壁にサイ
ドウォールを形成する。このサイドウォールにより、次
の工程でイオン注入された領域の横方向拡散の先端部は
ポリシリコンの位置とサイドウォールの幅によって決ま
る。 （５）イオン注入によって高濃度のソース・ドレイン領
域を形成する。このとき、ゲートは高濃度にドープされ
たソース・ドレイン領域とオーバーラップせず、ドレイ
ン−チャンネル界面における低い不純物勾配を実現する
ことができる。
【０００３】
【発明が解決しようとする課題】上記従来技術ではイオ
ン注入工程が２回となるほか、サイドウォール形成工程
などプロセスが複雑でコストがかかる。またサイドウォ
ール形成の際のＳｉＯ2エッチングによってＳｉ基板の
掘れ込みが生じ、これが欠陥層のもとになり、接合リー
クが発生するという問題があった。
ン注入工程が２回となるほか、サイドウォール形成工程
などプロセスが複雑でコストがかかる。またサイドウォ
ール形成の際のＳｉＯ2エッチングによってＳｉ基板の
掘れ込みが生じ、これが欠陥層のもとになり、接合リー
クが発生するという問題があった。
【０００４】本発明はこのような問題点を解決し、簡易
に、優れたＬＤＤトランジスタを形成する方法を提供す
ることを目的とする。
に、優れたＬＤＤトランジスタを形成する方法を提供す
ることを目的とする。
【０００５】
【課題を解決するための手段】本発明は、ゲート電極材
料の下層をポリシリコン、上層をアモルファスシリコン
とし、ノンドープのまま異方性エッチングを行うことに
よって、上層のアモルファスシリコン層の側壁は垂直
に、下層のポリシリコン層の側壁はテーパ形状にエッチ
ングされることを利用している。この際、エッチング条
件はマルチステップにする必要はなくアモルファスシリ
コン層を垂直にエッチングできる条件の１工程のみでよ
い。
料の下層をポリシリコン、上層をアモルファスシリコン
とし、ノンドープのまま異方性エッチングを行うことに
よって、上層のアモルファスシリコン層の側壁は垂直
に、下層のポリシリコン層の側壁はテーパ形状にエッチ
ングされることを利用している。この際、エッチング条
件はマルチステップにする必要はなくアモルファスシリ
コン層を垂直にエッチングできる条件の１工程のみでよ
い。
【０００６】次にソース・ドレイン領域形成のためＮチ
ャネル側にはＰ+ あるいはＡｓ+ を、Ｐチャネル側には
Ｂ+ あるいはＢＦ2 +をイオン注入する。これによりソー
ス・ドレイン形成と同時にゲート電極にも高濃度に不純
物を注入することがででき、また、ゲート電極のポリシ
リコン層がテーパ形状となっているため、このソース・
ドレインへの高濃度イオン注入を１回だけ行うことによ
って、ＬＤＤ構造を形成することが可能となる。
ャネル側にはＰ+ あるいはＡｓ+ を、Ｐチャネル側には
Ｂ+ あるいはＢＦ2 +をイオン注入する。これによりソー
ス・ドレイン形成と同時にゲート電極にも高濃度に不純
物を注入することがででき、また、ゲート電極のポリシ
リコン層がテーパ形状となっているため、このソース・
ドレインへの高濃度イオン注入を１回だけ行うことによ
って、ＬＤＤ構造を形成することが可能となる。
【０００７】
【作用】従来方法では、（１）ゲートポリシリコン成
膜、（２）不純物注入及びアニール、（３）ゲート加
工、（４）低濃度イオン注入、（５）サイドウォール形
成、（６）高濃度イオン注入と６工程必要であったが、
本発明方法によれば、（ａ）ゲート（ポリ／アモルファ
ス）シリコン成膜、（ｂ）ゲート加工、（ｃ）高濃度イ
オン注入、（ｄ）ゲートエッチング（等方エッチ）と４
工程に省略することができる。
膜、（２）不純物注入及びアニール、（３）ゲート加
工、（４）低濃度イオン注入、（５）サイドウォール形
成、（６）高濃度イオン注入と６工程必要であったが、
本発明方法によれば、（ａ）ゲート（ポリ／アモルファ
ス）シリコン成膜、（ｂ）ゲート加工、（ｃ）高濃度イ
オン注入、（ｄ）ゲートエッチング（等方エッチ）と４
工程に省略することができる。
【０００８】ポリシリコン成膜とアモルファスシリコン
成膜は減圧ＣＶＤ装置により、成膜温度を６００℃以
上、５７０℃以下にそれぞれ設定し、成膜途中で変更す
ることにより同一工程において成膜することができる。
また、サイドウォール形成におけるＳｉＯ2 エッチング
を省略することができるので、基板の掘れ込みが生じな
い。従って、接合リーク欠陥を防ぐことができる。
成膜は減圧ＣＶＤ装置により、成膜温度を６００℃以
上、５７０℃以下にそれぞれ設定し、成膜途中で変更す
ることにより同一工程において成膜することができる。
また、サイドウォール形成におけるＳｉＯ2 エッチング
を省略することができるので、基板の掘れ込みが生じな
い。従って、接合リーク欠陥を防ぐことができる。
【０００９】
【実施例】ゲート酸化膜上に、減圧ＣＶＤ装置で、ポリ
シリコン及びアモルファスシリコン膜を成膜する。この
シーケンスを図７に示した。ポリシリコン膜を６２０℃
で１５００Å成膜し、ポリシリコン成膜後、炉の温度を
５５０℃に下げることによって、アモルファスシリコン
を成膜する。アモルファスシリコンの膜厚は３０００Å
とする。図１にこれを示すもので、シリコン基板１、ゲ
ートＳｉＯ2 膜２の上に６２０℃でポリシリコン３を１
５００Å、その上にアモルファスシリコン４を３０００
Å形成し、フォトレジスト５を載せたものである。
シリコン及びアモルファスシリコン膜を成膜する。この
シーケンスを図７に示した。ポリシリコン膜を６２０℃
で１５００Å成膜し、ポリシリコン成膜後、炉の温度を
５５０℃に下げることによって、アモルファスシリコン
を成膜する。アモルファスシリコンの膜厚は３０００Å
とする。図１にこれを示すもので、シリコン基板１、ゲ
ートＳｉＯ2 膜２の上に６２０℃でポリシリコン３を１
５００Å、その上にアモルファスシリコン４を３０００
Å形成し、フォトレジスト５を載せたものである。
【００１０】次にＲＩＥ装置で次の条件によりゲートエ
ッチングする。 使用ガス ：ＣＣｌ4 ／Ｈｅ／Ｏ2 ＝（９０〜１００）／３５０／２０（ｓｃｃｍ） 圧力 ：２９０〜３６０（ｍＴｏｒｒ） ＲＦパワー：１２０〜１５０（Ｗ） 電極温度 ：４５〜５５（℃） 図２に示すように、異方性エッチング６を受けたアモル
ファスシリコン４の層の側面７は垂直に、ポリシリコン
３の層の側面８はテーパ形状となる。図３に示すように
ポリシリコン３のテーパ形状となる幅は０．１５μｍ程
度である。
ッチングする。 使用ガス ：ＣＣｌ4 ／Ｈｅ／Ｏ2 ＝（９０〜１００）／３５０／２０（ｓｃｃｍ） 圧力 ：２９０〜３６０（ｍＴｏｒｒ） ＲＦパワー：１２０〜１５０（Ｗ） 電極温度 ：４５〜５５（℃） 図２に示すように、異方性エッチング６を受けたアモル
ファスシリコン４の層の側面７は垂直に、ポリシリコン
３の層の側面８はテーパ形状となる。図３に示すように
ポリシリコン３のテーパ形状となる幅は０．１５μｍ程
度である。
【００１１】次に図４に示すように基板内の領域９内に
イオン注入を行う。Ｎチャネル側にはＡｓを４０Ｋｅ
Ｖ、５×１０15／ｃｍ2 でイオン注入し、Ｐチャネル側
にはＢＦ2 を４０ＫｅＶ、５×１０15／ｃｍ2 でイオン
注入する。ゲート電極１２にも高濃度に不純物注入を行
うことができ、次いでアニールすると、図５に示すよう
にＮチャンネル側ではＮ- ソース・ドレイン１０、Ｎ+
ソース・ドレイン１１が形成される。
イオン注入を行う。Ｎチャネル側にはＡｓを４０Ｋｅ
Ｖ、５×１０15／ｃｍ2 でイオン注入し、Ｐチャネル側
にはＢＦ2 を４０ＫｅＶ、５×１０15／ｃｍ2 でイオン
注入する。ゲート電極１２にも高濃度に不純物注入を行
うことができ、次いでアニールすると、図５に示すよう
にＮチャンネル側ではＮ- ソース・ドレイン１０、Ｎ+
ソース・ドレイン１１が形成される。
【００１２】最後に図６に示すようにゲートシリコン膜
１２をケミカルドライエッチにより等方エッチングし、
ゲート下端の長さをソース・ドレインの低濃度側に合う
ようにする。エッチング部１３のエッチング量は１００
０Åである。このようにして形成されたトランジスタ
は、従来のサイドウォール長０．１５μｍのＬＤＤトラ
ンジスタと同等の性能をもっている。
１２をケミカルドライエッチにより等方エッチングし、
ゲート下端の長さをソース・ドレインの低濃度側に合う
ようにする。エッチング部１３のエッチング量は１００
０Åである。このようにして形成されたトランジスタ
は、従来のサイドウォール長０．１５μｍのＬＤＤトラ
ンジスタと同等の性能をもっている。
【００１３】
【発明の効果】本発明によれば、下層にはポリシリコン
層、上層にはアモルファスシリコン層を形成し、これを
ノンドープのままドライエッチングすることによって、
アモルファス層の側面は鉛直に、ポリシリコン層の側面
はテーパ状となる。従って、１回のイオン注入によっ
て、優れたＬＤＤ構造をもつドレイン領域を形成するこ
とが可能となった。
層、上層にはアモルファスシリコン層を形成し、これを
ノンドープのままドライエッチングすることによって、
アモルファス層の側面は鉛直に、ポリシリコン層の側面
はテーパ状となる。従って、１回のイオン注入によっ
て、優れたＬＤＤ構造をもつドレイン領域を形成するこ
とが可能となった。
【図１】レジスト成形時の断面図である。
【図２】異方性エッチング工程の説明図である。
【図３】異方性エッチング工程終了時の説明図である。
【図４】イオン注入工程の説明図である。
【図５】焼鈍後の断面図である。
【図６】シリコンエッチング工程の断面図である。
【図７】シリコン成膜時の温度パターン図である。
１ Ｓｉ基板 ２ ゲートＳｉ
Ｏ2 膜 ３ ポリシリコン ４ アモルファ
スシリコン ５ フォトレジスト ６ エッチング ７，８ 側面 ９ 領域 １０ Ｎ- ソース・ドレイン １１ Ｎ+ ソー
ス・ドレイン １２ ゲートシリコン膜 １３ エッチン
グ部
Ｏ2 膜 ３ ポリシリコン ４ アモルファ
スシリコン ５ フォトレジスト ６ エッチング ７，８ 側面 ９ 領域 １０ Ｎ- ソース・ドレイン １１ Ｎ+ ソー
ス・ドレイン １２ ゲートシリコン膜 １３ エッチン
グ部
Claims (4)
- 【請求項１】 ＬＤＤトランジスタ構造の形成におい
て、最初にポリシリコンを成膜し、引き続きアモルファ
スシリコンを成膜し、このポリシリコンおよびアモルフ
ァスシリコンが積層された膜をノンドープのまま、アモ
ルファスシリコン層の側壁は垂直になり、ポリシリコン
層の側壁はテーパ形状になるようにドライエッチング
し、ゲート電極を形成した後、該ゲート電極及び該ゲー
ト電極の両側のソース、ドレイン領域に同時に不純物イ
オン注入を行うことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記ポリシリコンおよびアモルファスシ
リコンが積層された膜のドライエッチングを、アモルフ
ァスシリコン層を垂直にエッチングできる条件の１工程
で行うことを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項３】 前記ポリシリコンおよびアモルファスシ
リコンの成膜を、成膜途中で成膜温度を変更することに
より同一工程において行うことを特徴とする請求項１又
は２記載の半導体装置の製造方法。 - 【請求項４】 前記不純物イオン注入の後にさらに、前
記ゲート電極を等方エッチングすることを特徴とする請
求項１ないし３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34248892A JP3210455B2 (ja) | 1992-12-22 | 1992-12-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34248892A JP3210455B2 (ja) | 1992-12-22 | 1992-12-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196494A JPH06196494A (ja) | 1994-07-15 |
| JP3210455B2 true JP3210455B2 (ja) | 2001-09-17 |
Family
ID=18354136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34248892A Expired - Fee Related JP3210455B2 (ja) | 1992-12-22 | 1992-12-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3210455B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102101696B1 (ko) * | 2018-07-30 | 2020-05-29 | 엘지전자 주식회사 | 청소기의 거치대 및 청소기 유닛 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854132A (en) * | 1994-11-29 | 1998-12-29 | Advanced Micro Devices, Inc. | Method for exposing photoresist |
| US6703672B1 (en) * | 1995-09-29 | 2004-03-09 | Intel Corporation | Polysilicon/amorphous silicon composite gate electrode |
| JP5046452B2 (ja) | 2000-10-26 | 2012-10-10 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4954366B2 (ja) | 2000-11-28 | 2012-06-13 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1992
- 1992-12-22 JP JP34248892A patent/JP3210455B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102101696B1 (ko) * | 2018-07-30 | 2020-05-29 | 엘지전자 주식회사 | 청소기의 거치대 및 청소기 유닛 |
| KR102164719B1 (ko) * | 2018-07-30 | 2020-10-12 | 엘지전자 주식회사 | 청소기의 거치대 및 청소기 유닛 |
| KR102295181B1 (ko) * | 2018-07-30 | 2021-09-01 | 엘지전자 주식회사 | 청소기의 거치대 및 청소기 유닛 |
| KR102307787B1 (ko) * | 2018-07-30 | 2021-10-05 | 엘지전자 주식회사 | 청소기의 거치대 및 청소기 유닛 |
| KR102552342B1 (ko) * | 2018-07-30 | 2023-07-07 | 엘지전자 주식회사 | 청소기의 거치대 및 청소기 유닛 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06196494A (ja) | 1994-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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