JP2000349074A

JP2000349074A - ドライエッチング方法および半導体装置の製造方法

Info

Publication number: JP2000349074A
Application number: JP11161928A
Authority: JP
Inventors: Michinari Yamanaka; 通成山中; Junichi Kato; 淳一加藤; Atsushi Hori; 敦堀; Seiki Ogura; 正気小椋
Original assignee: Matsushita Electric Industrial Co Ltd; Halo LSI Design and Device Technology Inc
Current assignee: Panasonic Holdings Corp; Halo LSI Design and Device Technology Inc
Priority date: 1999-06-09
Filing date: 1999-06-09
Publication date: 2000-12-15

Abstract

(57)【要約】【課題】下地ゲート酸化膜のエッチング損傷を防止
し、エッチング残さによる欠陥のない半導体装置の製造
方法を提供する。【解決手段】ゲート絶縁膜２を形成したシリコン基板１
上にゲート電極３を形成する。ゲート電極３を覆うよう
にして多結晶シリコン膜８を基板１上に堆積する。多結
晶シリコン膜８のうち、ゲート電極３の両側面のうちの
一方の側面に接触する部分を除去する際、多結晶シリコ
ン膜８の除去すべき部分以外の部分をレジストマスク１
１で覆い、ケミカルドライエッチングによるエッチング
を行う。このエッチングは、最初にエッチングレートの
大きな条件で実行し、次に、選択比は大きいがエッチン
グレートの小さな条件で実行する。その結果、ドライエ
ッチングによるダメージを下地のゲート酸化膜２に与え
ることなく、高いスループットで多結晶シリコン膜８を
加工することが可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ドライエッチング
方法および半導体装置の製造方法に関する。

【０００２】

【従来の技術】半導体集積回路装置の製造分野では、ゲ
ート電極構造の側面にサイドウォールスペーサを形成す
る場合、ゲート電極構造を覆う薄膜を形成した後、その
薄膜を異方性エッチングによってエッチバックするとい
う方法が使用されている。そのようにして形成されたサ
イドウォールスペーサは、通常、絶縁性材料からなる。
しかし、特殊な用途のために、このサイドウォールスペ
ーサを多結晶シリコンから形成することも可能である。
その場合、多結晶シリコン膜でゲート電極構造を覆う工
程と、その多結晶シリコン膜を異方性エッチングによっ
てエッチバックする工程とが実行される。エッチバック
工程後、サイドウォールスペーサはゲート電極構造の両
側面上に形成される。ゲート電極構造の両側面のうちの
一方の側面上にのみにサイドウォールスペーサを設ける
場合、ゲート電極構造の他の側面上サイドウォールスペ
ーサは除去される。

【０００３】

【発明が解決しようとする課題】図１０（ａ）は、多結
晶シリコンのＲＩＥ（反応性イオンエッチング）による
エッチバックで形成したサイドウォールスペーサの断面
を示している。このゲート電極構造は、表面にゲート酸
化膜１０２が形成されたシリコン基板１０１上に設けら
れたゲート電極１０３と、ゲート電極１０３の上面およ
び側面に形成された絶縁膜１０４とから構成されてい
る。エッチング前の多結晶シリコン膜はゲート電極構造
を覆うようにシリコン基板１０１の全面に堆積される
が、エッチバック後は、図１０（ａ）に示されるよう
に、ゲート電極構造の両側面にのみ残存している。エッ
チバック後は、絶縁膜１０４のうちゲート電極１０３の
上面に形成されている部分は露出している。シリコン基
板１０１の表面に形成されているゲート絶縁膜１０２の
大部分も露出している。

【０００４】上記ＲＩＥによるエッチバックに際して、
多結晶シリコン膜の不要な残さが形成されないようにす
るには、堆積した多結晶シリコン膜の厚さに相当するエ
ッチング量を充分に超える量のエッチング（オーバーエ
ッチング）を実行する必要がある。シリコン基板１０１
およびゲート電極３の表面は酸化膜で覆われており、多
結晶シリコンに対するエッチャントは酸化膜をエッチン
グしにくい。しかし、酸化膜の厚さが薄いと、オーバー
エッチング時に酸化膜もエッチングによる損傷を受け
る。そして、エッチング損傷によってゲート酸化膜１０
２が部分的に破れると、下地のシリコン基板１０１がエ
ッチャントにさらされるため、シリコン基板１０１の表
面はエッチングを受け、図１０（ａ）に示されるように
損傷部分１１７がシリコン基板１０１に形成される。

【０００５】図１０（ｂ）は、多結晶シリコンからなる
一対のサイドウォールスペーサ１０９を形成した後、一
方のサイドウォールスペーサをレジストマスク１１１に
よって覆い、他方のサイドウォールスペーサ１０９をエ
ッチングした状態を示している。このようなエッチバッ
クをＲＩＥによって行うと、ゲート電極１０３の図中左
方側に位置しているゲート酸化膜１０２は２度目のエッ
チングを受け、図１０（ａ）の場合よりも大きな損傷部
分１１７が形成されることになる。

【０００６】図１０（ｃ）は、多結晶シリコンからなる
一対のサイドウォールスペーサを形成した後、一方のサ
イドウォールスペーサをレジストマスク１１１によって
覆い、他方のサイドウォールスペーサをエッチングしつ
つある状態を示している。ＲＩＥは、イオンの持つエネ
ルギーを利用した高異方性エッチングであるため、ゲー
ト電極１０３によるシャドウイング効果によって、ゲー
ト電極構造の側面に残さ１１８が形成されやすい。

【０００７】シリコン基板１０１の損傷部分１１７は接
合リークなどの原因となり、トランジスタを不良化す
る。また、導電性材料のエッチング残さ１１８も、リー
ク電流や電気的ショートの原因となる。

【０００８】本発明は、このような問題を解決するため
になされたものであり、その目的とするところは、下地
への損傷を低減しながらも高い効率で導電性膜をエッチ
ングし、該導電性膜をゲート電極構造の側面から除去す
るドライエッチング方法、および半導体装置の製造方法
を提供することにある。

【０００９】

【課題を解決するための手段】本発明によるドライエッ
チング方法は、半導体領域を表面に有する基板上にゲー
ト絶縁膜を形成する工程と、両側面および上面が絶縁膜
で覆われたゲート電極構造を前記ゲート絶縁膜上に形成
する工程と、前記ゲート電極構造を覆うようにして導電
性膜を前記基板上に堆積する工程と、前記導電性膜のう
ち、前記ゲート電極構造の前記両側面のうちの一方の側
面に接触する部分を前記一方の側面から除去する工程
と、を備えたドライエッチング方法であって、前記導電
性膜の除去は、前記導電性膜の除去すべき部分以外の部
分をレジストマスクで覆った後、ケミカルドライエッチ
ングによって前記導電性膜をエッチングすることによっ
て実行する。

【００１０】前記導電性膜の除去は、第１の条件で第１
のケミカルドライエッチングを行った後、前記第１の条
件とは異なる第２の条件で第２のケミカルドライエッチ
ングを行うことによって実行することが好ましい。

【００１１】前記第１のケミカルドライエッチングは、
前記ゲート電極構造上の前記絶縁膜の一部が露出するま
で行うことが好ましい。

【００１２】前記第１のケミカルドライエッチングによ
る前記導電性膜のエッチングレートは、前記第２のケミ
カルドライエッチングによる前記導電性膜のエッチング
レートよりも大きく、前記第２のケミカルドライエッチ
ングにおける前記絶縁膜に対する前記導電性膜の選択比
は、前記第１のケミカルドライエッチングにおける前記
絶縁膜に対する前記導電性膜の選択比よりも大きいこと
が好ましい。

【００１３】前記導電性膜の除去は、第１の条件で反応
性イオンエッチングを行った後、前記第１の条件とは異
なる第２の条件でケミカルドライエッチングを行うこと
によって実行してもよい。

【００１４】前記反応性イオンエッチングは、前記ゲー
ト電極構造上の前記絶縁膜の一部が露出するまで行って
もよい。

【００１５】前記導電性膜をシリコン膜から形成し、前
記ケミカルドライエッチングによる前記導電性膜のエッ
チングは、ＣＦ₄、ＣＨＦ₃，ＣＨ₂Ｆ₂，ＣＨ₃Ｆ，Ｃ₂Ｆ
₆，Ｃ₃Ｆ₈、Ｃ₄Ｆ₈、ＮＦ₃、およびＳＦ₆からなる群か
ら選択された少なくとも一つのガスとＯ₂との混合ガス
によって行ってもよい。

【００１６】前記混合ガスの総流量に対する前記Ｏ₂ガ
スの流量比が２．５から２５％の範囲内にあることが好
ましい。

【００１７】前記導電性膜をシリコン膜から形成し、前
記ケミカルドライエッチングによる前記導電性膜のエッ
チングは、ＨＢｒ、Ｂｒ₂、Ｃｌ₂、ＨＣｌ、ＳｉＣ
ｌ₄、ＢＣｌ₃、およびＯ₂からなる群から選択された少
なくとも一つのガスを用いて行ってもよい。

【００１８】本発明による半導体装置の製造方法は、半
導体領域を表面に有する基板上にゲート絶縁膜を形成す
る工程と、両側面および上面が絶縁膜で覆われた制御ゲ
ート電極構造を前記ゲート絶縁膜上に形成する工程と、
前記制御ゲート電極構造を覆うようにして導電性膜を前
記基板上に堆積する工程と、前記導電性膜のうち、前記
制御ゲート電極構造の前記両側面のうちの一方の側面に
接触する部分を前記一方の側面から除去する工程と、を
包含する半導体装置の製造方法であって、前記導電性膜
のうち除去されるべき部分を第１レジストマスクで覆っ
た後、前記制御ゲート電極構造の前記両側面のうちの他
方の側面に接触する部分から浮遊ゲート電極を形成する
工程を更に包含し、前記導電性膜の除去は、前記導電性
膜の除去すべき部分以外の部分を第２レジストマスクで
覆った後、前記導電性膜をエッチングすることによって
実行する。

【００１９】前記浮遊ゲート電極の形成は、前記第１レ
ジストマスクの形成後に反応性イオンエッチングによっ
て前記導電性膜をエッチングし、それによってサイドウ
ォールスペーサの形状を有するように前記導電性膜を加
工することによって実行されることが好ましい。

【００２０】前記浮遊ゲート電極の形成は、前記反応性
イオンエッチングの後に、ケミカルドライエッチングを
行うことによって完了してもよい。

【００２１】前記導電性膜の除去は、前記第１レジスト
マスクの形成後にケミカルドライエッチングによって実
行することが好ましい。

【００２２】前記導電性膜の除去は、第１の条件で第１
のケミカルドライエッチングを行った後、前記第１の条
件とは異なる第２の条件で第２のケミカルドライエッチ
ングを行うことによって実行してもよい。

【００２３】前記第１のケミカルドライエッチングは、
前記ゲート電極構造上の前記絶縁膜の一部が露出するま
で行うことが好ましい。

【００２４】前記第１のケミカルドライエッチングによ
る前記導電性膜のエッチングレートは、前記第２のケミ
カルドライエッチングによる前記導電性膜のエッチング
レートよりも大きく、前記第２のケミカルドライエッチ
ングにおける前記絶縁膜に対する前記導電性膜の選択比
は、前記第１のケミカルドライエッチングにおける前記
絶縁膜に対する前記導電性膜の選択比よりも大きいこと
が好ましい。

【００２５】前記導電性膜のエッチングは、第１の条件
で反応性イオンエッチングを行った後、前記第１の条件
とは異なる第２の条件でケミカルドライエッチングを行
うことによって実行することが好ましい。

【００２６】前記反応性イオンエッチングは、前記ゲー
ト電極構造上の前記絶縁膜の一部が露出するまで行って
もよい。

【００２７】前記導電性膜をシリコン膜から形成し、前
記ケミカルドライエッチングによる前記導電性膜のエッ
チングは、ＣＦ₄、ＣＨＦ₃，ＣＨ₂Ｆ₂，ＣＨ₃Ｆ，Ｃ₂Ｆ
₆，Ｃ₃Ｆ₈、Ｃ₄Ｆ₈、ＮＦ₃、およびＳＦ₆からなる群か
ら選択された少なくとも一つのガスとＯ₂との混合ガス
によって行ってもよい。

【００２８】前記混合ガスの総流量に対する前記Ｏ₂ガ
スの流量比が２．５から２５％の範囲内にあることが好
ましい。

【００２９】前記導電性膜をシリコン膜から形成し、前
記ケミカルドライエッチングによる前記導電性膜のエッ
チングは、ＨＢｒ、Ｂｒ₂、Ｃｌ₂、ＨＣｌ、ＳｉＣ
ｌ₄、ＢＣｌ₃、およびＯ₂からなる群から選択された少
なくとも一つのガスを用いて行ってもよい。

【００３０】前記制御ゲート電極構造の形成後に、前記
半導体領域の表面に段差を形成し、それによって前記浮
遊ゲート電極が前記半導体領域の前記段差を跨ぐように
してもよい。

【００３１】前記第２のレジストマスクは前記第１のレ
ジストマスクのパターンを反転させたパターンに基づい
て作製されていることが好ましい。

【００３２】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。

【００３３】（実施形態１）図１（ａ）〜（ｃ）を参照
しながら、本発明によるドライエッチング方法の実施形
態を説明する。

【００３４】まず、図１（ａ）に示すように、シリコン
基板１上に形成したゲート構造を覆うように多結晶シリ
コン膜を堆積した後、そのゲート構造を部分的に覆うレ
ジストマスク１１を形成する。より詳細には、以下の工
程を実行する。

【００３５】まず、シリコン基板１上に熱酸化法等を用
いてゲート酸化膜（厚さ：４〜２０ｎｍ）２を形成す
る。その後、不純物がドープされた多結晶シリコン膜な
どの導電性膜をゲート酸化膜２の上に堆積した後、リソ
グラフィおよびエッチング技術を用いてその導電性膜を
パターニングし、それによってゲート電極（高さ：例え
ば２５０ｎｍ）３を形成する。ゲート電極３は、複数の
トランジスタのゲート電極を相互接続するためのゲート
配線を兼ねており、シリコン基板１上を走る所定のパタ
ーンを有している。ゲート電極３の平面レイアウトは半
導体集積回路装置の設計に応じて適宜決定される。

【００３６】次に、ゲート電極３の表面を酸化するなど
して、ゲート電極３を覆うトンネル酸化膜（厚さ：５〜
３０ｎｍ）４を形成した後、ＣＶＤ法等によって多結晶
シリコン膜（膜厚：例えば２５０ｎｍ）８をシリコン基
板１の全面に堆積する。その後、リソグラフィ工程でゲ
ート電極３の一対の側面のうちの一方のみを覆うレジス
トマスク１１を形成する。レジストマスク１１のエッジ
は、ゲート電極３の上面の真上に位置している。多結晶
シリコン膜８はゲート電極３によってゲート電極３の上
面のレベルより上に盛り上がっている部分と、ゲート電
極３の図中左方に位置する部分と、ゲート電極３の図中
右方に位置する部分とから構成されている。レジストマ
スク１１は多結晶シリコン膜８のうちゲート電極３の図
中右方に位置する部分と、ゲート電極３の上面レベルよ
り上に盛り上がっている部分の一部とを覆っている。

【００３７】次に、図１（ｂ）に示すように、ケミカル
ドライエッチング法（以下、「ＣＤＥ法」と称する。）
によって、多結晶シリコン膜８のエッチングを行い、多
結晶シリコン膜８の露出部分をエッチングする。

【００３８】ここで、ＲＩＥとＣＤＥとの違いについて
説明する。ＲＩＥはプラズマ中で発生したラジカルおよ
びイオンを基板上に輸送し、基板表面の被エッチング材
料に付着したラジカルと被エッチング材料との反応をイ
オン衝撃によって促進するものである。一方、ＣＤＥは
基板をプラズマから離れた位置に設置し、プラズマ中の
ラジカルをガスの流れによって基板まで輸送し、そこで
基板表面の被エッチング材料と化学反応させ、それによ
ってエッチングを進行させるものである。したがって，
ＣＤＥはＲＩＥに比較して、イオン衝撃による基板への
損傷が少なく、イオン入射によるチャージアップでゲー
ト酸化膜が損傷されることもないという利点を有してい
る。しかしながら、ＣＤＥでは、イオン支援によるエッ
チングの促進という要素がないため、高いエッチレート
を実現することは困難であると考えられている。

【００３９】次に、図２（ａ）および（ｂ）を参照しな
がらＣＤＥの具体的な条件を説明する。

【００４０】図２（ａ）は、ＣＦ₄とＯ₂との混合ガスを
用いて多結晶シリコンのエッチングを行った際の選択比
が（Ｏ₂流量／（ＣＦ₄流量＋Ｏ₂流量））に依存してど
のように変化するかを示している。ここで「選択比」
は、下地酸化膜のエッチレートに対する多結晶シリコン
のエッチレートで表現される。図２（ｂ）は、（ＣＦ₄
＋Ｏ₂）プラズマによる多結晶シリコン膜のエッチレー
トと選択比（多結晶シリコン／酸化膜）との相関を示し
ている。なお、このＣＤＥは、１３．５６ＭＨｚの高周
波電力を用いたダウンストリーム方式のエッチング装置
を用いて行った。以下の実施形態においても、ＣＤＥは
全て同一の装置を用いて行った。

【００４１】図２（ａ）および（ｂ）のデータ採取のた
めに行ったＣＤＥのエッチング条件は、以下の通りであ
る。

【００４２】ＣＦ₄流量＋Ｏ₂流量：２００ｓｃｃｍ圧力：２００ＰａＲＦパワー：２００Ｗ基板温度：８０℃ 図２（ｂ）からわかるように、このようなＣＤＥによれ
ば、「選択比」が大きくなるにつれ、多結晶シリコンの
エッチレートが低下する。多結晶シリコン膜の除去の際
に下地のゲート酸化膜２およびトンネル酸化膜４の破れ
が生じないように２０以上の選択比を実現しようとすれ
ば、多結晶シリコンのエッチレートを１００ｎｍ／ｍｉ
ｎ．以下に設定することが好ましい。しかし、このよう
に多結晶シリコンのエッチレートを低く設定すると、製
造のスループットが低下してしまう。

【００４３】そこで、本実施形態では、エッチレートの
比較的に大きな第１のＣＤＥ条件によって、多結晶シリ
コン膜８のエッチングを下地ゲート酸化膜２もしくはト
ンネル酸化膜４が露出するまで行った後、ゲート酸化膜
２およびトンネル酸化膜４に対する「選択比」の高い第
２のＣＤＥ条件で多結晶シリコン膜の残余部を除去す
る。こうすることによって、全体としてのスループット
を低下させることなく、下地のゲート酸化膜２およびト
ンネル酸化膜４の過剰なエッチングを抑制することが可
能になる。

【００４４】図１（ｂ）は、第１のＣＤＥ条件で多結晶
シリコン膜８をエッチングしているある段階での半導体
装置の断面を示している。多結晶シリコン膜８のうち、
レジストマスク１１に覆われていない部分と、レジスト
マスク１１のエッジの直下領域およびその近傍領域とが
部分的にエッチングされている。ゲート酸化膜２および
トンネル酸化膜４は多結晶シリコン膜８の残余部分１３
によって覆われている。第１のＣＤＥ条件としては、例
えば、ＣＦ₄流量：１２５ｓｃｃｍ、Ｏ₂流量：５０ｓｃ
ｃｍ、圧力：２００Ｐａ、ＲＦパワー：２００Ｗ、選択
比：１０が選択され得る。第１のＣＤＥ条件のもとで行
うエッチング（第１のＣＤＥ）は、ゲート酸化膜２およ
びトンネル酸化膜４が露出する前に終了してもよい。

【００４５】図１（ｃ）は、第１のＣＤＥ後に、第２の
ＣＤＥ条件で多結晶シリコン膜８をエッチングし終えた
段階での半導体装置の断面を示している。第２のＣＤＥ
条件としては、例えばＣＦ₄流量：１７５ｓｃｃｍ、Ｏ₂
流量：２５ｓｃｃｍ、圧力：２００Ｐａ、ＲＦパワー：
２００Ｗ、エッチング時間：１８０ｓｅｃ、選択比：２
５が選択される。第２のＣＤＥ条件のもとで行うエッチ
ング（第２のＣＤＥ）は、ゲート酸化膜２およびトンネ
ル酸化膜４が完全に露出するまで行うことが好ましい。

【００４６】ＣＤＥは等方性エッチングであるため、図
１０（ｂ）および（ｃ）に示したようなエッチング残さ
１１８はほとんど生じない。その代わり、第１および第
２のＣＤＥによってレジストマスク１１のエッジ位置よ
り横方向に多結晶シリコン８はサイドエッチされ、サイ
ドエッチ部分１４が形成される。サイドエッチ部分１４
の横方向サイズは、多結晶シリコン膜８の厚さ程度であ
る。

【００４７】相対的に薄いゲート酸化膜２の消失を防止
するには、できるだけ選択比の高いＣＤＥを用いる必要
がある。図２（ａ）からわかるように、選択比は（Ｏ₂
流量／（Ｏ₂流量＋ＣＦ₄流量））の値に大きく依存す
る。本実施形態のＣＤＥを行うには、この比を２．５〜
２５％の範囲内に設定することが望ましい。

【００４８】このように本実施形態のドライエッチング
方法によれば、ゲート電極構造による段差上の多結晶シ
リコン膜の選択された領域を高いスループットで除去し
ながら、しかも下地酸化膜の消失防止とエッチング残さ
の発生防止の両方を達成することが可能になる。

【００４９】なお、本実施形態ではＣＦ₄とＯ₂との混合
ガスによるＣＤＥの例を示したが、ＣＨＦ₃，ＣＨ
₂Ｆ₂，ＣＨ₃Ｆ，Ｃ₂Ｆ₆，Ｃ₃Ｆ₈、Ｃ₄Ｆ₈、ＮＦ₃、およ
びＳＦ₆のからなる群から選択された少なくとも一つの
ガスと、Ｏ₂との混合ガスによっても同様の効果が得ら
れる。また、本実施形態のＣＤＥの対象は多結晶シリコ
ン膜であったが、金属やシリサイドからなる他の導電性
膜であっても良い。その場合、使用するエッチングガス
は被エッチング対象に応じて適宜選択される。

【００５０】（実施形態２）図３（ａ）〜（ｃ）を参照
しながら、本発明によるドライエッチング方法の他の実
施形態を説明する。

【００５１】まず、図３（ａ）に示すように、シリコン
基板１上のゲート電極構造を覆うように多結晶シリコン
膜を堆積した後、そのゲート構造を部分的に覆うように
レジストマスク１１を形成する。図３（ａ）の構造を作
製する方法は、図１（ａ）の構造を作製する方法と同様
である。

【００５２】次に、図３（ｂ）に示すように、ＲＩＥ法
によって多結晶シリコン膜８のエッチングを行い、多結
晶シリコン膜８の選択された領域を部分的に除去する。
ＲＩＥの条件は例えば以下の通りである。

【００５３】ＨＢｒ流量：３０ｓｃｃｍＣｌ₂流量：３０ｓｃｃｍＯ₂流量：５ｓｃｃｍ圧力：１０ＰａＲＦパワー：２００ＷこのＲＩＥには、１３．５６ＭＨｚの高周波電力を用い
た平行平板型反応性イオンエッチング装置を使用した。

【００５４】ＲＩＥ（第１のエッチング）は、下地のゲ
ート酸化膜２またはトンネル酸化膜４が露出するまで行
う必要はない。ＲＩＥによる酸化膜の損傷を回避するた
めには、多結晶シリコン膜８の残余部分１３によって下
地酸化膜が少しでも覆われている段階でＲＩＥを終了す
ることが好ましい。ＲＩＥは異方的なエッチングである
ため、多結晶シリコン膜８のサイドエッチングはほとん
ど生じない。このため、多結晶シリコン膜８の残余部分
１３は、通常のエッチバック法によってゲート電極側面
に形成したサイドウォールスペーサに類似した断面形状
を有している。

【００５５】次に、第１の実施形態において採用した第
２のＣＤＥ条件で、多結晶シリコン膜８に対する第２の
エッチングを行う。その結果、図３（ｃ）に示すよう
に、多結晶シリコン膜８の残余部１３を完全に除去する
ことができる。このＣＤＥは等方性エッチングであるた
め、エッチング残さを残さずに多結晶シリコン膜８の選
択的除去を行うことができる。

【００５６】本実施形態によれば、ＲＩＥによる異方性
エッチングを行った後に、等方性のＣＤＥを行うため、
レジストマスク１１の端部のサイドエッチ量１５は、第
１の実施形態の場合より低減する。また、ＣＤＥよりも
エッチレートが大きいＲＩＥを併用するため、第１の実
施形態よりもスループットを向上させることが可能であ
る。また、多結晶シリコン膜８の下地酸化膜は、ＲＩＥ
によるイオン衝撃などを直接に受けないため、エッチン
グ損傷が形成されにくい。ＲＩＥは下地酸化膜が露出す
る前に終了させることが好ましいが、たとえ下地酸化膜
が露出したとしても、その時間が比較的に短ければエッ
チング損傷はほとんど生じない。従って、ＲＩＥからＣ
ＤＥへの切り替えは、酸化膜が露出したことを検知して
から（終端を検知してから）直ちに実行するようにして
もよい。

【００５７】なお、本実施形態ではＣＦ₄とＯ₂との混合
ガスによるＣＤＥの例を示したが、第１の実施形態につ
いて説明したように、ＣＨＦ₃，ＣＨ₂Ｆ₂，ＣＨ₃Ｆ，Ｃ
₂Ｆ₆，Ｃ₃Ｆ₈、Ｃ₄Ｆ₈、ＮＦ₃、およびＳＦ₆からなる群
から選択された少なくとも一つのガスと、Ｏ₂との混合
ガスによっても同様の効果が得られる。また、本実施形
態のＣＤＥの対象は多結晶シリコン膜であったが、金属
やシリサイドからなる他の導電性膜であっても良い。そ
の場合、使用するエッチングガスは被エッチング対象に
応じて適宜選択される。

【００５８】また、本実施形態ではＨＢｒとＣｌ₂とＯ₂
との混合ガスによるＲＩＥの例を示したが、ＨＢｒ、Ｂ
ｒ₂、Ｃｌ₂、ＨＣｌ、ＳｉＣｌ₄、ＢＣｌ₃、およびＯ₂
からなる群から選択された少なくとも一つのガスを用い
ることにより同様の効果を得ることができる。

【００５９】（実施形態３）次に、本発明による半導体
装置の製造方法の実施形態を説明する。

【００６０】図４（ａ）〜（ｉ）は、本実施形態におけ
る主要工程の各段階における半導体装置の主要部断面を
示している。本実施形態においては、制御ゲート電極の
側面にサイドウォールスペーサ型の浮遊ゲート電極を備
えたスプリットゲート型不揮発性半導体記憶装置を作製
する。この不揮発性半導体記憶装置は、フラッシュＥＥ
ＰＲＯＭとして好適に利用され得る。

【００６１】まず、シリコン基板１上に熱酸化法等を用
いてゲート酸化膜（厚さ：１３〜１７ｎｍ）２を形成す
る。その後、不純物がドープされた多結晶シリコン膜を
ゲート酸化膜２の上に堆積した後、リソグラフィおよび
エッチング技術を用いてその多結晶シリコン膜をパター
ニングし、それによって制御ゲート電極（高さ：例えば
２５０ｎｍ）３を形成する。制御ゲート電極３は、複数
のトランジスタ（メモリセル）の制御ゲート電極を相互
接続するための配線を兼ねており、シリコン基板１上を
走る所定のパターンを有している。各メモリセルは素子
分離構造によって分離されている。制御ゲート電極３の
平面レイアウトは、半導体集積回路装置の設計に応じて
適宜決定される。制御ゲート電極３は、多結晶シリコン
以外の導電性材料から形成されていても良い。

【００６２】なお、上記多結晶シリコン膜の上にシリコ
ン酸化膜等の絶縁膜（厚さ：１０〜１００ｎｍ）を堆積
した後に、この多層膜のパターニングを行い、それによ
って上部が絶縁膜（不図示）で覆われた制御ゲート電極
３を形成することが好ましい。このような絶縁膜を制御
ゲート電極３の上に設けておけば、制御ゲート電極３の
上面に位置する絶縁膜の総厚さが多くなるため、エッチ
ングによる損傷が制御ゲート電極３に確実に及ばないよ
うにすることができる。

【００６３】次に、図４（ｂ）に示すように、制御ゲー
ト電極３の表面を酸化するなどして、ゲート電極３を覆
う第１のトンネル酸化膜（厚さ：１８〜２４ｎｍ）４を
形成する。次に、ＣＶＤ法等によってＢＰＳＧ膜（Boro
n-Phosphorous-Silicate-Glass）をシリコン基板１の全
面に堆積した後、エッチバックによって制御ゲート電極
３の側壁にＢＰＳＧからなるサイドウォールスペーサ５
を形成する。本実施形態では、サイドウォールスペーサ
５のチャネル長方向サイズを例えば３０〜６０ｎｍに設
定する。このサイズは、堆積するＢＰＳＧ膜の厚さやエ
ッチング条件を調整することによって高い精度で制御で
きる。

【００６４】次に、第２のゲート酸化膜４およびサイド
ウオールスペーサ５をマスクとして用いるエッチングに
よってシリコン基板１の露出領域を３０〜５０ｎｍ程度
の深さまでエッチングし、シリコン基板１に凹部を形成
する。このような凹部は、チャネル領域にステップを設
けることによってホットキャリアの注入効率を向上させ
るために形成している。本実施形態では、最終的に浮遊
ゲート電極がチャネル領域の段差を跨ぐように配置され
る。なお、凹部の形成は省略しても良い。凹部を形成し
ない場合、サイドウオールスペーサ５を形成する工程も
省略できる。

【００６５】次に、図４（ｄ）に示すように、気相フッ
酸(vapor HF)によりＢＰＳＧからなるサイドウォールス
ペーサ５を選択的に除去する。ＢＰＳＧのエッチレート
は熱酸化膜（第２のゲート酸化膜４）と比較して１００
倍以上もあるため、第１のトンネル酸化膜４はほとんど
エッチングされない。なお、サイドウォールスペーサ５
の材料はＢＰＳＧに限定されない。他の種類のシリコン
酸化膜や窒化膜などからサイドウォールスペーサ５を形
成しても良い。

【００６６】次に、シリコン基板１の露出表面を熱酸化
し、シリコン基板１の凹部の表面に第２のトンネル酸化
膜（厚さ：７〜１０ｎｍ）７を形成する。なお、熱酸化
によって第１および第２のトンネル酸化膜４および７を
形成する代わりに、ゲート電極３およびシリコン基板１
の露出表面を覆うように、ＨＴＯ膜などの酸化シリコン
膜やシリコンリッチオキサイド（ＳＲＯ）膜をＣＶＤ法
によって堆積し、それらの膜からトンネル酸化膜を構成
しても良い。例えば、ＨＴＯ膜を堆積する場合、そのＨ
ＴＯ膜から第１および第２のトンネル酸化膜４および７
を形成することができる。このため、制御ゲート電極３
と、後で形成する浮遊ゲート電極との間の容量絶縁膜
（第１のトンネル酸化膜４）の厚さを、第２のトンネル
酸化膜７の厚さ程度に薄くすることができ、制御ゲート
電極３と浮遊ゲート電極との間の容量結合の程度を大き
くすることが可能である。なお、ＨＴＯ膜等の絶縁膜を
堆積した後、その絶縁膜に対して、ＲＴＯ（Rapid Ther
mal Oxidation）処理および／または窒化処理を施して
も良い。そのような処理によれば、堆積した絶縁膜の膜
質を堆積直後よりも向上させることができ、絶縁膜の信
頼性向上と電荷保持時間（リテンション時間）の増大を
達成することが可能にある。なお、図４（ｅ）以降の図
面においては、簡単化のため、シリコン基板１の表面に
形成されている絶縁膜にはすべて参照番号「２」を付与
して説明する。

【００６７】次に、図４（ｅ）に示すように、シリコン
基板１の全面に膜厚１５０〜２００ｎｍの多結晶シリコ
ン膜８を堆積した後、図４（ｆ）に示すように、制御ゲ
ート電極３の一部とソースが形成される領域とをレジス
トマスク１０で被覆する。レジストマスク１０は通常の
リソグラフィ技術によって形成され、浮遊ゲート電極を
形成するための開口部を有している。図５（ａ）は、あ
る４つのメモリセルトランジスタとレジストマスク１０
との関係を示す平面レイアウト図である。図５（ａ）の
例では、隣接する２つのトランジスタがひとつのドレイ
ンを共有するように設計されている。シリコン基板１の
表面にはＳＴＩ（Shallow Trench Isolation）構造等の
素子分離領域２０が形成されており、この素子分離領域
２０によって分離された活性領域２１内において、隣接
する２つのトランジスタが配置されている。レジストマ
スク１０は、ドレインが形成されるべき領域（ドレイン
形成領域Ｄ）を含むこれより広い領域上に開口部（太い
実線で囲まれた矩形領域）を有している。なお、図４
（ｆ）は、図５（ａ）のＡ−Ａ’線断面に相当する断面
を記載している。図５（ａ）において「Ｄ」で示される
領域は、厳密には、実際にドレインが形成される領域だ
けではなく、チャネル領域の一部（浮遊ゲート電極に覆
われる領域）をも含んでいる。レジストマスク１０の下
に位置する多結晶シリコン膜８のうち、ドレイン形成領
域Ｄ上に位置している部分は、レジストマスク１０の開
口部を介して露出する。レジストマスク１０の開口部
は、図５（ａ）からわかるように、制御ゲート電極３と
部分的にオーバーラップするが、ソースが形成されるべ
き領域（ソース形成領域Ｓ）とはオーバーラップしない
ように形成される。

【００６８】次に、図４（ｇ）に示すように、ＲＩＥを
用いた異方性エッチングを行って、多結晶シリコン膜８
のうちレジストマスク１０に覆われていない部分に対す
るエッチバックを行う。その結果、多結晶シリコンから
なるサイドウォール型浮遊ゲート電極９が制御ゲート電
極３の二つの側面のうちドレイン形成領域Ｄに近い側面
の上に形成される。浮遊ゲート電極９は、図４（ｇ）で
は、レジストマスク１０に覆われた多結晶シリコン膜８
から完全に分離されているように記載されているが、現
実には図５（ｂ）に示すように、レジストマスク１０の
覆われた多結晶シリコン膜８に接続している。図５
（ｂ）からわかるように、浮遊ゲート電極３は、レジス
トマスク１０の開口部の領域内に形成される。

【００６９】上記エッチバックに採用するエッチング条
件は例えば以下の通りである。

【００７０】ＨＢｒ流量：３０ｓｃｃｍＣｌ₂流量：３０ｓｃｃｍＯ₂流量：５ｓｃｃｍ圧力：１０ＰａＲＦパワー：２００Ｗ次に、図４（ｈ）に示すようにレジストマスク１０を除
去した後、制御ゲート電極３の一部とドレイン形成領域
Ｄとをレジストマスク１１で被覆する。このとき、レジ
ストマスク１１は浮遊ゲート電極９を完全に覆うととも
に、多結晶シリコン膜８の残りの領域と部分的にオーバ
ーラップする。図６（ａ）は、レジストマスク１１の平
面レイアウトを示している。レジストマスク１１は、レ
ジストマスク１０のパターンを反転させたパターンにほ
ぼ等しいパターンを有している。言い換えると、レジス
トマスク１０の開口部に対応する領域にレジストマスク
１１が位置している。より正確には、レジストマスク１
１は、レジストマスク１０の開口部よりも幾分大きな領
域を覆うように形成される。その結果、前述のように、
レジストマスク１１は多結晶シリコン膜８のうちレジス
トマスク１０に覆われていた領域と部分的にオーバーラ
ップすることになる（図４（ｈ）参照）。このオーバー
ラップ量は多結晶シリコン膜８の厚さ（２５０ｎｍ）程
度以下に設定されることが好ましい。このオーバーラッ
プ量が多結晶シリコン膜８の厚さを超えて大きくなりす
ぎると、最終的に多結晶シリコン膜８の不要部分がエッ
チングされずに制御ゲート電極３上に残存することにな
るので好ましくない。一方、レジストマスク１１は、浮
遊ゲート電極９を完全に覆っていさえすれば、多結晶シ
リコン膜８とオーバーラップする必要はない。しかし、
レジストマスク１１に浮遊ゲート電極９を確実にカバー
させるには、マスク合わせマージンを考慮して、レジス
トマスク１１を大きめに形成することになる。その結果
として、レジストマスク１１と多結晶シリコン膜８との
オーバーラップが生じるのは仕方ない。

【００７１】レジストマスク１１を形成した後、ＣＤＥ
を用いた等方性エッチングを行うことによって、図４
（ｉ）に示すように、制御ゲート電極３およびソース形
成領域Ｓ上に残っていた多結晶シリコン８を除去する。
ＣＤＥの具体的なエッチング条件は例えば、以下の通り
である。

【００７２】ＣＦ₄流量：１７５ｓｃｃｍ、Ｏ₂流量：２５ｓｃｃｍ、圧力：２００Ｐａ、ＲＦパワー：２００Ｗエッチング時間：１８０ｓｅｃＣＤＥは等方性エッチングであるため、図１０（ｃ）に
示したようなエッチング残さがパターン端部に残ること
はなく、欠陥は生じにくい。

【００７３】なお、図６（ａ）の矢印は、ＣＤＥによっ
て、レジストマスク１１のエッジからレジストマスク１
１の中央部に向かって横方向にエッチングが進行する様
子を模式的に示している。このような横方向へのエッチ
ングが生じるため、レジストマスク１１が大きくても、
多結晶シリコン膜８の不要部分は充分に除去される。

【００７４】ＣＤＥの後、レジストマスク１１は除去さ
れる。図６（ｂ）は、レジストマスク１１を除去した後
の平面レイアウトを示している。図６（ｂ）からわかる
ように、ＣＤＥによって浮遊ゲート電極９はメモリセル
毎に分離される。ドレインを共有する２つの隣接トラン
ジスタにおいて、その二つの浮遊ゲート電極９が電気的
に接続されないようにするには、レジストマスク１１の
チャネル幅方向サイズをレジストマスク１０の開口部の
チャネル幅方向サイズに対して大きくなりすぎないよう
に注意する必要がある。しかし、ＣＤＥは等方性である
ため、前述のように、レジストマスク１１が多少大きす
ぎてもレジストマスク１１のエッジ部分下方の多結晶シ
リコン膜８が充分に除去されるため、２つの浮遊ゲート
電極９の間に多結晶シリコン膜８が残存する可能性を著
しく低減することができる。

【００７５】このように本実施形態によれば、ソース形
成領域Ｓとドレイン形成領域Ｄとを別個独立に被覆する
レジストマスク１０および１１を用いて、それぞれ異な
るタイプのエッチングを実行している。その結果、ソー
ス形成領域Ｓ上のゲート酸化膜４へのダメージはＣＤＥ
によるダメージのみに低減できるので、ソース形成領域
Ｓ上のゲート酸化膜２の部分的消失を充分に防止するこ
とができる。

【００７６】なお、前述のようにレジストマスク１１が
多結晶シリコン膜８とオーバーラップしていても、ＣＤ
Ｅが等方性エッチングであるため、図４（ｉ）に示すよ
うに、制御ゲート電極３の上面および側面に多結晶シリ
コン膜８の残さが残る可能性は極めて低い。

【００７７】図４（ｉ）の構造を作製した後、レジスト
マスク１１除去後にシリコン基板１に対するひ素ドーピ
ングを実行することによって、シリコン基板１中にｎ型
のソース／ドレイン不純物拡散領域（不図示）を形成す
る。より詳細には、図６（ｂ）に示す領域ＳおよびＤに
対して、制御ゲート電極３および浮遊ゲート電極を注入
マスクととして、ｎ型不純物イオンを注入する。その結
果、比較的高濃度のソース／ドレイン領域を制御ゲート
電極３および浮遊ゲート電極９に対して自己整合的に形
成することができる。ソース／ドレイン領域形成後、Ｈ
ＴＯ膜などの絶縁膜によって制御ゲート電極３および浮
遊ゲート電極９を覆ったり、酸化雰囲気での熱処理を行
っても良い。そうすることによって、制御ゲート電極３
と浮遊ゲート電極９との間にある絶縁膜のうちエッチン
グによるダメージを受けた部分を回復させることも可能
である。

【００７８】なお、ドレインを構成するｎ型不純物拡散
層は、浮遊ゲート電極９を形成する前に形成しても良
い。例えば、図４（ｂ）の構造を形成した後、または図
４（ｃ）の構造を形成した後に、シリコン基板１に対し
てｎ型不純物をドープしておいてもよい。そのようなド
ーピングによって形成した不純物拡散層を用いてドレイ
ンの一部を構成すれば、ドレインのエッジを制御ゲート
電極３のエッジに近づけることが容易になる。ドレイン
が浮遊ゲート電極３とオーバーラップし、ドレインのエ
ッジ（チャネル領域に接触する部分）が制御ゲート電極
３と浮遊ゲート電極６との境界に近い位置に延長してい
ると、ホットエレクトロンを浮遊ゲート電極９に注入す
る効率を大きく向上させることができる。浮遊ゲート電
極６の制御ゲート電極側エッジとドレインエッジとの距
離、言い換えると、浮遊ゲート電極６の制御ゲート電極
側エッジからドレインとチャネル領域との間のｐｎ接合
までの距離は、５０ｎｍ以下であることが好ましい。こ
の距離は、より好ましくは３０ｎｍ程度である。このよ
うに制御ゲート電極３の近傍にまで延びたドレインを形
成しようとする場合、サイドウォールスペーサ５のサイ
ズを高い精度で調整し、不純物イオンをシリコン基板１
に注入すれば良い。サイドウォールスペーサ５を形成す
る工程を省略する場合は、浮遊ゲート電極９を形成した
後に、シリコン基板１に対して不純物イオンを注入し、
横方向に拡散させることになる。斜めイオン注入を用い
れば、ドレインのチャネル領域側エッジを制御ゲート電
極３に近づけやすい。浮遊ゲート電極９のチャネル長方
向サイズを小さくすれば（例えば２０〜６０ｎｍにすれ
ば）、特に斜めイオン注入技術を用いなくても、制御ゲ
ート電極３と浮遊ゲート電極６との境界からドレインの
エッジまでの距離を５０ｎｍ以下に設定することも可能
である。

【００７９】また、図４（ａ）の構造を形成した後、サ
イドウォールスペーサ５を形成する前に、チャネル領域
のｐ型不純物濃度を局所的に向上させるための不純物ド
ーピングを行っても良い。そのようなドーピングは、チ
ャネル領域のうち浮遊ゲート電極９の直下に位置する部
分のｐ型不純物濃度を向上させ、チャネルホットエレク
トロンの発生レートを向上させることになる。トランジ
スタのしきい値を制御すめため、制御ゲート電極３の下
方には制御ゲート電極３の形成前にｐ型不純物をドープ
する。その結果、チャネル領域のうち制御ゲート電極３
の下方のｐ型不純物濃度は、例えば５×１０¹⁶〜５×１
０¹⁷ｃｍ^-3程度に調整され。制御ゲート電極３の形成
後、サイドウォールスペーサ５の形成前に、チャネル領
域の一部に対してｐ型不純物をドープし、その部分の不
純物濃度を例えば１×１０¹⁸ｃｍ^-3以上に上昇させれ
ば、ドレイン領域とチャネル領域との間のｐｎ接合部に
形成される電位勾配を大きくし、電界強度ピークを増大
させることが可能である。その結果、ホットエレクトロ
ンの発生効率が向上することになる。なお、制御ゲート
電極３の下方のｐ型不純物濃度を高め（例えば５×１０
¹⁸〜５×１０¹⁹ｃｍ^-3）に設定すれば、制御ゲート電極
３の形成後に、あらためてｐ型不純物をチャネル領域の
一部にドープする必要はない。

【００８０】このような不純物ドーピングによって、注
入効率向上に適した不純物濃度プロファイルを形成すれ
ば、前述のようにシリコン基板１の表面に段差を形成し
なくても、電子注入効率を大きく向上させることができ
る。もちろん、段差の形成と併用すれば、その分、より
電子注入効率を改善することが可能である。

【００８１】なお、各エッチングに使用し得るガスの種
類については、第１および第２の実施形態について説明
したことがそのまま適用される。

【００８２】また、本実施形態では、異方性エッチング
によって浮遊ゲート電極９を形成してから、ＣＤＥによ
って多結晶シリコン膜８の不要部分を除去したが、この
工程の順序を逆転させてもよい。すなわち、レジストマ
スク１１を用いたＣＤＥによってドレイン形成領域Ｄ上
にのみ多結晶シリコン膜８を残置させた後、レジストマ
スク１０を用いた異方性エッチングによって、その多結
晶シリコン膜８から浮遊ゲート電極９を形成しても良
い。

【００８３】また、（実施形態４）次に、本発明による半導体装置の製造方
法の他の実施形態を説明する。

【００８４】図７（ａ）〜（ｅ）は、本実施形態におけ
る主要工程の各段階における半導体装置の主要部断面を
示している。本実施形態においても、前記実施形態と同
様に、制御ゲート電極３の側面にサイドウォール型の浮
遊ゲート電極９を備えたスプリットゲート型不揮発性メ
モリセルを作製する。図７（ａ）の構造は、図４（ｆ）
の構造に対応している。図７（ａ）の構造を得るまでの
製造工程は、図４（ａ）〜（ｇ）を参照しながら説明し
た製造工程と同様であるため、ここでは繰り返して説明
しない。

【００８５】図７(ａ)に示すようにレジストマスク１０
を形成した後、前述の実施形態について説明したＲＩＥ
と同様のＲＩＥによってゲート酸化膜２またはトンネル
酸化膜４が露出するまで多結晶シリコン膜８のエッチバ
ックを行う。こうして、図７（ｂ）に示される構造を得
る。用いるレジストマスク１０の平面レイアウトは図５
（ａ）に示すものと同様である。ＲＩＥは異方性エッチ
ングであるため、ドレイン形成領域にエッチング残余物
１２が発生する場合がある。そこで、ＲＩＥの後、エッ
チング条件をＣＤＥ条件に変更して残余物１２のエッチ
ングを実施する。

【００８６】ＣＤＥは等方性であるため、シャドウイン
グ効果等が低減され、図７（ｃ）に示すように残余物１
２を比較的容易に除去できる。また、酸化膜２に対する
エッチング損傷もほとんど与えられない。残余物１２の
除去のためのＣＤＥの条件は以下の通りである。

【００８７】ＣＦ₄流量：１７５ｓｃｃｍ、Ｏ₂流量：２５ｓｃｃｍ、圧力：２００Ｐａ、ＲＦパワー：２００Ｗ基板温度：８０℃ 次に、図７（ｄ）に示すように、制御ゲート電極３の一
部とドレイン形成領域とをレジストマスク１１で被覆す
る。用いるレジストマスク１１の平面レイアウトは図６
（ａ）に示すものと同様である。そして、ＣＤＥを用い
て等方性エッチングを行うことにより、制御ゲート電極
９およびソース形成領域上に残っていた多結晶シリコン
を除去する（図７（ｅ））。ＣＤＥの条件は第３の実施
形態で行ったＣＤＥの条件と同様である。

【００８８】以上のように本実施形態によれば、第３の
実施形態によって得られる効果に加えて、更に、残余物
１２の除去を確実に行えるという効果がある。このた
め、浮遊ゲート電極９を形成するための異方性エッチン
グを比較的に短い時間で終了し、それに引き続いてＣＤ
Ｅを行っても良い。このように２段階のエッチングによ
って浮遊ゲート電極９を形成すれば、ドレイン形成領域
に対する異方性エッチングによるダメージを大きく低減
することができる。

【００８９】なお、各エッチングに使用し得るガスの種
類については、第１および第２の実施形態について説明
したことがそのまま適用される。また、異方性エッチン
グによって浮遊ゲート電極９を形成する工程、およびＣ
ＤＥによって多結晶シリコン膜８の不要部分を除去する
工程の順序を逆転させてもよい。

【００９０】（実施形態５）次に、本発明による半導体
装置の製造方法の更に他の実施形態を説明する。

【００９１】図８（ａ）〜（ｃ）は、本実施形態におけ
る主要工程の各段階における半導体装置の主要部断面を
示している。本実施形態においても、前記実施形態と同
様に、制御ゲート電極３の側面にサイドウォール型の浮
遊ゲート電極９を備えたスプリットゲート型不揮発性半
導体記憶装置を作製する。図８（ａ）の構造は、図４
（ｈ）の構造に対応している。図８（ａ）の構造を得る
までの製造工程は、図４（ａ）〜（ｇ）を参照しながら
説明した製造工程と同様であるため、ここでは繰り返し
て説明しない。

【００９２】図８(ａ)に示すようにレジストマスク１１
を形成した後、エッチレートの大きな第１のＣＤＥ条件
によって、図８（ｂ）に示すように多結晶シリコン膜８
の露出部分のエッチングを行う。このエッチングはゲー
ト酸化膜２またはトンネル酸化膜４が露出するまで行
う。次に、酸化膜に対する選択比の高い第２のＣＤＥ条
件で図８（ｃ）に示すように多結晶シリコン膜８の残余
部１３を完全に除去する。

【００９３】本実施形態においては、上記第１および第
２のＣＤＥ条件として、第１の実施形態について説明し
た条件を採用することができる。このように２段階のエ
ッチングによってソース形成領域上の多結晶シリコン膜
８を除去することによって、ソース形成領域側のゲート
酸化膜２およびトンネル酸化膜４に損傷を与えることな
く、高いスループットで多結晶シリコン膜８の不要部分
を完全に除去できる。

【００９４】以上のように本実施形態によれば、第３の
実施形態について説明した利点に加えて、上述に示す利
点が得られる。

【００９５】なお、浮遊ゲート電極９の形成は、第４の
実施形態で実施した工程によって行っても良い。また、
各エッチングに使用し得るガスの種類については、第１
および第２の実施形態について説明したことがそのまま
適用される。

【００９６】また、異方性エッチングによって浮遊ゲー
ト電極９を形成する工程、およびＣＤＥによって多結晶
シリコン膜８の不要部分を除去する工程の順序を逆転さ
せてもよい。

【００９７】（実施形態６）次に、本発明による半導体
装置の製造方法の更に他の実施形態を説明する。

【００９８】図９（ａ）〜（ｃ）は、本実施形態におけ
る主要工程の各段階における半導体装置の主要部断面を
示している。本実施形態においては、前記実施形態と同
様に、制御ゲート電極の側面にサイドウォール型の浮遊
ゲート電極を備えたスプリットゲート型不揮発性メモリ
セルを作製する。図９（ａ）の構造は、図４（ｈ）の構
造に対応している。図９（ａ）の構造を得るまでの製造
工程は、図４（ａ）〜（ｇ）を参照しながら説明した製
造工程と同様であるため、ここでは繰り返して説明しな
い。

【００９９】図９(ａ)に示すようにレジストマスク１１
を形成した後、ＲＩＥによって、図９（ｂ）に示すよう
に多結晶シリコン膜８の露出部分をエッチングする。こ
のエッチングは、ゲート酸化膜２またはトンネル酸化膜
４の一部が露出するまで行ってもよい。このとき、ゲー
ト電極構造の側面に多結晶シリコン膜の残余部１３が形
成されている。次に、酸化膜に対する選択比の高いＣＤ
Ｅ条件のもとで、図９（ｃ）に示すように多結晶シリコ
ン膜の残余部１３を除去する。

【０１００】上記ＲＩＥ条件およびＣＤＥ条件として
は、第２の実施形態について説明した条件を採用するこ
とができる。このように２段階のエッチングによってソ
ース形成領域上の多結晶シリコン膜８を除去することに
よって、ソース形成領域側のゲート酸化膜２およびトン
ネル酸化膜４に損傷を与えることなく、より高いスルー
プットで多結晶シリコン膜８の不要部分を完全に除去で
きる。

【０１０１】以上のように本実施形態によれば、第３の
実施形態について説明した利点に加えて、上述に示す利
点が得られる。

【０１０２】なお、浮遊ゲート電極９の形成は、第４の
実施形態で実施した工程によって行っても良い。また、
各エッチングに使用し得るガスの種類については、第１
および第２の実施形態について説明したことがそのまま
適用される。

【０１０３】また、異方性エッチングによって浮遊ゲー
ト電極９を形成する工程、およびＣＤＥによって多結晶
シリコン膜８の不要部分を除去する工程の順序を逆転さ
せてもよい。

【０１０４】上記第１から第６の実施形態において用い
たＣＤＥ条件は、酸化膜に対する選択比が２０以上とな
るように設定している。このような選択比を実現するに
は、図２（ａ）からわかるように、（Ｏ₂流量／（Ｏ₂流
量＋ＣＦ₄流量））比が２．５〜２５％の範囲内である
ことが望ましい。

【０１０５】上記各実施形態では、浮遊ゲート電極９は
多結晶シリコン膜８から形成したが、浮遊ゲート電極９
は非晶質シリコン膜から形成しても良い。また、エッチ
ング条件を変更する必要はあるが、シリコン膜以外の導
電性薄膜（金属膜、シリサイド膜、ポリサイド膜など）
から浮遊ゲート電極９を形成しても良い。

【０１０６】ドレインおよびチャネル領域中の不純物濃
度プロフィルの制御については、第３の実施形態につい
て述べたことを第４〜第６の実施形態に対して適用して
も良い。第３〜第６の実施形態によれば、サイドウォー
ル型の浮遊ゲートを持つ不揮発性メモリセルを歩留まり
良く形成することができる。

【０１０７】上記各実施形態としては、通常のシリコン
基板を用いた例を示したが、本発明はこれに限定されな
い。硝子など絶縁性基板の表面にシリコン膜が堆積され
たものや、ＳＯＩ基板を用いてもよい。また、シリコン
以外の半導体からなる基板、シリコン基板上に他の種類
の半導体層をエピタキシャル成長させたものなどを使用
しても良い。

【０１０８】

【発明の効果】本発明のドライエッチング方法によれ
ば、ＣＤＥを用いるため、ゲート電極構造を覆うように
堆積した導電性膜をゲート電極構造の側面から除去する
際に、下地への損傷を低減することができる。また、こ
のＣＤＥによるエッチング工程を２以上の異なるエッチ
ング条件で実施すれば、下地への損傷を低減しながらも
高い効率で導電性膜をエッチングすることができる。

【０１０９】本発明の半導体装置の製造方法によれば、
第１レジストマスクの形成後に反応性イオンエッチング
によって導電性膜をエッチングし、それによってサイド
ウォールスペーサの形状を有するように導電性膜を加工
することによって浮遊ゲート電極を形成する。また、導
電性膜の不要部分の除去は、導電性膜の除去すべき部分
以外の部分を第２レジストマスクで覆った後に、導電性
膜をエッチングすることによって実行する。この結果、
制御ゲート電極構造の両側の領域が独立してレジストマ
スクに被覆され別々にエッチング加工を受けることにな
る。その結果、下地ゲート絶縁膜の受けるエッチングの
量が低減され、エッチング損傷による欠陥の発生が防止
される。このことは、半導体装置の製造歩留まりを改善
する。

【０１１０】また、導電性膜の不要部分を除去するに際
して、本発明によるドライエッチング方法を用いること
によって、エッチングによる下地へのダメージを低減し
ながらも高いスループットを達成することができる。

【図面の簡単な説明】

【図１】（ａ）から（ｃ）は、本発明によるドライエッ
チング方法の実施形態を説明する工程断面図である。

【図２】（ａ）は多結晶シリコンのケミカルドライエッ
チングを行った場合のエッチング選択比とガス流量比と
の関係を示すグラフであり、（ｂ）は、多結晶シリコン
膜のエッチレートと選択比との関係を示すグラフであ
る。

【図３】（ａ）から（ｂ）は、本発明によるドライエッ
チング方法の他の実施形態を説明する工程断面図であ
る。

【図４】（ａ）から（ｉ）は、本発明による半導体装置
の製造方法の実施形態を説明する工程断面図である。

【図５】（ａ）および（ｂ）は、製造工程途中段階のメ
モリセルとレジストマスクとの関係の一例を示す平面レ
イアウト図である。

【図６】（ａ）および（ｂ）は、他の製造工程途中段階
のメモリセルとレジストマスクとの関係の一例を示す平
面レイアウト図である。

【図７】（ａ）から（ｅ）は、本発明による半導体装置
の製造方法の他の実施形態を説明する工程断面図であ
る。

【図８】（ａ）から（ｃ）は、本発明による半導体装置
の製造方法の更に他の実施形態を説明する工程断面図で
ある。

【図９】（ａ）から（ｃ）は、本発明による半導体装置
の製造方法の更に他の実施形態を説明する工程断面図で
ある。

【図１０】（ａ）から（ｃ）は、従来の半導体装置の製
造方法の問題点を説明する断面図である。

【符号の説明】

１シリコン基板２第１のゲート酸化膜３制御ゲート電極４第１のトンネル酸化膜５絶縁性サイドウォールスペーサ６レジストマスク７第２のトンネル酸化膜８多結晶シリコン膜９浮遊ゲート電極１０レジストマスク１１レジストマスク１２ドレイン形成領域上の残余部１３ソース形成領域上の残余部１４２度のＣＤＥを用いた際のサイドエッチ１５ＲＩＥとＣＤＥを組み合わせた際のサイドエッ
チ

───────────────────────────────────────────────────── フロントページの続き (72)発明者山中通成大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者加藤淳一大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者堀敦大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者小椋正気アメリカ合衆国，ニューヨーク州 12590, ワッピンジャーズフォールス，オールドホープウェルロード 140，ヘイローエルエスアイデザインアンドデバイステクノロジーインコーポレイテッド内Ｆターム(参考） 5F001 AA01 AA02 AA30 AA32 AB03 AD12 AG10 5F004 AA05 BA03 BA04 BB13 DA00 DA01 DA02 DA03 DA04 DA11 DA13 DA15 DA16 DA17 DA18 DA26 DA29 DB02 EA12 EA28 EA29 EB02 5F083 EP02 EP24 EP42 PR03 PR21 PR39

Claims

【特許請求の範囲】

【請求項１】半導体領域を表面に有する基板上にゲー
ト絶縁膜を形成する工程と、両側面および上面が絶縁膜で覆われたゲート電極構造を
前記ゲート絶縁膜上に形成する工程と、前記ゲート電極構造を覆うようにして導電性膜を前記基
板上に堆積する工程と、前記導電性膜のうち、前記ゲート電極構造の前記両側面
のうちの一方の側面に接触する部分を前記一方の側面か
ら除去する工程と、を備えたドライエッチング方法であ
って、前記導電性膜の除去は、前記導電性膜の除去すべき部分
以外の部分をレジストマスクで覆った後、ケミカルドラ
イエッチングによって前記導電性膜をエッチングするこ
とによって実行するドライエッチング方法。
【請求項２】前記導電性膜の除去は、第１の条件で第
１のケミカルドライエッチングを行った後、前記第１の
条件とは異なる第２の条件で第２のケミカルドライエッ
チングを行うことによって実行する請求項１に記載のド
ライエッチング方法。
【請求項３】前記第１のケミカルドライエッチング
は、前記ゲート電極構造上の前記絶縁膜の一部が露出す
るまで行う請求項１に記載のドライエッチング方法。
【請求項４】前記第１のケミカルドライエッチングに
よる前記導電性膜のエッチングレートは、前記第２のケ
ミカルドライエッチングによる前記導電性膜のエッチン
グレートよりも大きく、前記第２のケミカルドライエッチングにおける前記絶縁
膜に対する前記導電性膜の選択比は、前記第１のケミカ
ルドライエッチングにおける前記絶縁膜に対する前記導
電性膜の選択比よりも大きい請求項２または３に記載の
ドライエッチング方法。
【請求項５】前記導電性膜の除去は、第１の条件で反
応性イオンエッチングを行った後、前記第１の条件とは
異なる第２の条件でケミカルドライエッチングを行うこ
とによって実行する請求項１に記載のドライエッチング
方法。
【請求項６】前記反応性イオンエッチングは、前記ゲ
ート電極構造上の前記絶縁膜の一部が露出するまで行う
請求項５に記載のドライエッチング方法。
【請求項７】前記導電性膜をシリコン膜から形成し、前記ケミカルドライエッチングによる前記導電性膜のエ
ッチングは、ＣＦ₄、ＣＨＦ₃，ＣＨ₂Ｆ₂，ＣＨ₃Ｆ，Ｃ₂
Ｆ₆，Ｃ₃Ｆ₈、Ｃ₄Ｆ₈、ＮＦ₃、およびＳＦ₆からなる群
から選択された少なくとも一つのガスとＯ₂との混合ガ
スによって行う請求項１から６の何れかに記載のドライ
エッチング方法。
【請求項８】前記混合ガスの総流量に対する前記Ｏ₂
ガスの流量比が２．５から２５％の範囲内にある請求項
７に記載のドライエッチング方法。
【請求項９】前記導電性膜をシリコン膜から形成し、前記ケミカルドライエッチングによる前記導電性膜のエ
ッチングは、ＨＢｒ、Ｂｒ₂、Ｃｌ₂、ＨＣｌ、ＳｉＣｌ
₄、ＢＣｌ₃、およびＯ₂からなる群から選択された少な
くとも一つのガスを用いて行う請求項５に記載のドライ
エッチング方法。
【請求項１０】半導体領域を表面に有する基板上にゲ
ート絶縁膜を形成する工程と、両側面および上面が絶縁膜で覆われた制御ゲート電極構
造を前記ゲート絶縁膜上に形成する工程と、前記制御ゲート電極構造を覆うようにして導電性膜を前
記基板上に堆積する工程と、前記導電性膜のうち、前記制御ゲート電極構造の前記両
側面のうちの一方の側面に接触する部分を前記一方の側
面から除去する工程と、を包含する半導体装置の製造方
法であって、前記導電性膜のうち除去されるべき部分を第１レジスト
マスクで覆った後、前記制御ゲート電極構造の前記両側
面のうちの他方の側面に接触する部分から浮遊ゲート電
極を形成する工程を更に包含し、前記導電性膜の除去は、前記導電性膜の除去すべき部分
以外の部分を第２レジストマスクで覆った後、前記導電
性膜をエッチングすることによって実行する半導体装置
の製造方法。
【請求項１１】前記浮遊ゲート電極の形成は、前記第
１レジストマスクの形成後に反応性イオンエッチングに
よって前記導電性膜をエッチングし、それによってサイ
ドウォールスペーサの形状を有するように前記導電性膜
を加工することによって実行される請求項１０に記載の
半導体装置の製造方法。
【請求項１２】前記浮遊ゲート電極の形成は、前記反
応性イオンエッチングの後に、ケミカルドライエッチン
グを行うことによって完了する請求項１１に記載の半導
体装置の製造方法。
【請求項１３】前記導電性膜の除去は、前記第１レジ
ストマスクの形成後にケミカルドライエッチングによっ
て実行する請求項１０に記載の半導体装置の製造方法。
【請求項１４】前記導電性膜の除去は、第１の条件で
第１のケミカルドライエッチングを行った後、前記第１
の条件とは異なる第２の条件で第２のケミカルドライエ
ッチングを行うことによって実行する請求項１３に記載
の半導体装置の製造方法。
【請求項１５】前記第１のケミカルドライエッチング
は、前記ゲート電極構造上の前記絶縁膜の一部が露出す
るまで行う請求項１４に記載の半導体装置の製造方法。
【請求項１６】前記第１のケミカルドライエッチング
による前記導電性膜のエッチングレートは、前記第２の
ケミカルドライエッチングによる前記導電性膜のエッチ
ングレートよりも大きく、前記第２のケミカルドライエッチングにおける前記絶縁
膜に対する前記導電性膜の選択比は、前記第１のケミカ
ルドライエッチングにおける前記絶縁膜に対する前記導
電性膜の選択比よりも大きい請求項１４または１５に記
載の半導体装置の製造方法。
【請求項１７】前記導電性膜のエッチングは、第１の
条件で反応性イオンエッチングを行った後、前記第１の
条件とは異なる第２の条件でケミカルドライエッチング
を行うことによって実行する請求項１０に記載の半導体
装置の製造方法。
【請求項１８】前記反応性イオンエッチングは、前記
ゲート電極構造上の前記絶縁膜の一部が露出するまで行
う請求項１７に記載の半導体装置の製造方法。
【請求項１９】前記導電性膜をシリコン膜から形成
し、前記ケミカルドライエッチングによる前記導電性膜のエ
ッチングは、ＣＦ₄、ＣＨＦ₃，ＣＨ₂Ｆ₂，ＣＨ₃Ｆ，Ｃ₂
Ｆ₆，Ｃ₃Ｆ₈、Ｃ₄Ｆ₈、ＮＦ₃、およびＳＦ₆からなる群
から選択された少なくとも一つのガスとＯ₂との混合ガ
スによって行う請求項１０から１８の何れかに記載の半
導体装置の製造方法。
【請求項２０】前記混合ガスの総流量に対する前記Ｏ
₂ガスの流量比が２．５から２５％の範囲内にある請求
項１９に記載の半導体装置の製造方法。
【請求項２１】前記導電性膜をシリコン膜から形成
し、前記ケミカルドライエッチングによる前記導電性膜のエ
ッチングは、ＨＢｒ、Ｂｒ₂、Ｃｌ₂、ＨＣｌ、ＳｉＣｌ
₄、ＢＣｌ₃、およびＯ₂からなる群から選択された少な
くとも一つのガスを用いて行う請求項１７に記載の半導
体装置の製造方法。
【請求項２２】前記制御ゲート電極構造の形成後に、
前記半導体領域の表面に段差を形成し、それによって前
記浮遊ゲート電極が前記半導体領域の前記段差を跨ぐよ
うにする請求項１０から２１の何れかに記載の半導体装
置の製造方法。
【請求項２３】前記第２のレジストマスクは前記第１
のレジストマスクのパターンを反転させたパターンに基
づいて作製されている請求項１０から２１の何れかに記
載の半導体装置の製造方法。