JP3489232B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳトランジスタ
がマトリクス配列されてメモリセルアレイが構成され、
マスクプログラムによりメモリセルアレイ内のＭＯＳト
ランジスタが選択的に所定しきい値に設定される半導体
記憶装置の製造方法に関する。
がマトリクス配列されてメモリセルアレイが構成され、
マスクプログラムによりメモリセルアレイ内のＭＯＳト
ランジスタが選択的に所定しきい値に設定される半導体
記憶装置の製造方法に関する。
【０００２】
【従来の技術】従来よりこの種の半導体記憶装置とし
て、例えば複数のＭＯＳトランジスタを隣接するもの同
士でソース，ドレインを共用してＮＡＮＤ型メモリセル
を構成するマスクＲＯＭが知られている。このマスクＲ
ＯＭでは、基本的に、選択されたＭＯＳトランジスタの
チャネル領域にイオン注入を行うことでデータ書込みが
なされる。しかし、チャネルイオン注入をゲート電極形
成前に行うと、ＴＡＴが長くなり、また高集積化も難し
い。
て、例えば複数のＭＯＳトランジスタを隣接するもの同
士でソース，ドレインを共用してＮＡＮＤ型メモリセル
を構成するマスクＲＯＭが知られている。このマスクＲ
ＯＭでは、基本的に、選択されたＭＯＳトランジスタの
チャネル領域にイオン注入を行うことでデータ書込みが
なされる。しかし、チャネルイオン注入をゲート電極形
成前に行うと、ＴＡＴが長くなり、また高集積化も難し
い。
【０００３】そこで、ＴＡＴを短縮してしかも高集積化
を可能とするため、ゲート電極を含むＭＯＳトランジス
タ形成後にデータ書込みを行う方式がいくつか提案され
ている。第１の方法は、ゲート電極及びソース、ドレイ
ンを形成した後に、レジストパターンを形成し、高加速
イオン注入によりゲート電極を通してチャネルイオン注
入を行うものである。第２の方法は、ゲート電極を跨ぐ
導体膜によって、ソース，ドレイン間を短絡して、実質
的にＤ型とする方法である（例えば、特開平４−２５７
２５９号公報参照）。
を可能とするため、ゲート電極を含むＭＯＳトランジス
タ形成後にデータ書込みを行う方式がいくつか提案され
ている。第１の方法は、ゲート電極及びソース、ドレイ
ンを形成した後に、レジストパターンを形成し、高加速
イオン注入によりゲート電極を通してチャネルイオン注
入を行うものである。第２の方法は、ゲート電極を跨ぐ
導体膜によって、ソース，ドレイン間を短絡して、実質
的にＤ型とする方法である（例えば、特開平４−２５７
２５９号公報参照）。
【０００４】
【発明が解決しようとする課題】しかし、上述した第１
の方法では、高加速イオン注入を行わなければならず高
価な設備を必要とする、またフィールド酸化膜保護用の
レジスト残し幅を確保する必要があるためレジストパタ
ーンの開口を小さいものとしなければならない、といっ
た難点がある。また第２の方法では、レジストパターン
形成前にＣＶＤ又はスパッタにより高抵抗シリコン層を
形成し、レジストパターンの開口を通してこの高抵抗シ
リコン層に不純物をドープしてソース、ドレイン間を短
絡させるというかなり複雑で難しい技術を必要とする。
の方法では、高加速イオン注入を行わなければならず高
価な設備を必要とする、またフィールド酸化膜保護用の
レジスト残し幅を確保する必要があるためレジストパタ
ーンの開口を小さいものとしなければならない、といっ
た難点がある。また第２の方法では、レジストパターン
形成前にＣＶＤ又はスパッタにより高抵抗シリコン層を
形成し、レジストパターンの開口を通してこの高抵抗シ
リコン層に不純物をドープしてソース、ドレイン間を短
絡させるというかなり複雑で難しい技術を必要とする。
【０００５】同様の問題はＮＯＲ型マスクＲＯＭにもあ
る。ＮＯＲ型マスクＲＯＭでは通常、エンハンスメント
（Ｅ）型ＭＯＳトランジスタとこれよりしきい値が高い
（ＨｉＶｔ）状態のＭＯＳトランジスタとがメモリセル
として利用される。メモリセルアレイのなかで選択的に
ＨｉＶｔ状態を得るデータ書込みには例えば、Ｄ型にす
る場合とは逆の導電型を与える不純物のチャネルイオン
注入を行うことになる。このイオン注入をゲート電極形
成後に行うとすると、上述したＮＡＮＤ型マスクＲＯＭ
と同様の問題が生じる。
る。ＮＯＲ型マスクＲＯＭでは通常、エンハンスメント
（Ｅ）型ＭＯＳトランジスタとこれよりしきい値が高い
（ＨｉＶｔ）状態のＭＯＳトランジスタとがメモリセル
として利用される。メモリセルアレイのなかで選択的に
ＨｉＶｔ状態を得るデータ書込みには例えば、Ｄ型にす
る場合とは逆の導電型を与える不純物のチャネルイオン
注入を行うことになる。このイオン注入をゲート電極形
成後に行うとすると、上述したＮＡＮＤ型マスクＲＯＭ
と同様の問題が生じる。
【０００６】この発明は、上記の点に鑑みなされたもの
で、高加速イオン注入を用いることなく簡単にデータ書
込みを可能とした短納期型に適した半導体記憶装置の製
造方法を提供することを目的としている。
で、高加速イオン注入を用いることなく簡単にデータ書
込みを可能とした短納期型に適した半導体記憶装置の製
造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】この発明は、ＭＯＳトラ
ンジスタがマトリクス配列されてメモリセルアレイが構
成され、マスクプログラムによりメモリセルアレイ内の
ＭＯＳトランジスタが選択的に他と異なる所定のしきい
値に設定される半導体記憶装置の製造方法において、半
導体基板に多結晶シリコン膜と金属シリサイド膜の積層
膜からなるゲート電極を持つ複数のＭＯＳトランジスタ
を形成する工程と、前記複数のＭＯＳトランジスタのう
ち前記所定のしきい値に設定すべきＭＯＳトランジスタ
領域に開口を持つレジストパターンを形成する工程と、
前記レジストパターンの開口を介して前記ゲート電極の
多結晶シリコン膜をサイドエッチングする工程と、サイ
ドエッチングされた前記多結晶シリコン膜の横方向から
の不純物ドーピングにより、前記所定のしきい値を得る
ためのチャネル拡散層を形成する工程とを備えたことを
特徴としている。
ンジスタがマトリクス配列されてメモリセルアレイが構
成され、マスクプログラムによりメモリセルアレイ内の
ＭＯＳトランジスタが選択的に他と異なる所定のしきい
値に設定される半導体記憶装置の製造方法において、半
導体基板に多結晶シリコン膜と金属シリサイド膜の積層
膜からなるゲート電極を持つ複数のＭＯＳトランジスタ
を形成する工程と、前記複数のＭＯＳトランジスタのう
ち前記所定のしきい値に設定すべきＭＯＳトランジスタ
領域に開口を持つレジストパターンを形成する工程と、
前記レジストパターンの開口を介して前記ゲート電極の
多結晶シリコン膜をサイドエッチングする工程と、サイ
ドエッチングされた前記多結晶シリコン膜の横方向から
の不純物ドーピングにより、前記所定のしきい値を得る
ためのチャネル拡散層を形成する工程とを備えたことを
特徴としている。
【０００８】この発明はまた、前記ＭＯＳトランジスタ
を形成する工程は、前記半導体基板にソース，ドレイン
拡散層を形成する工程を含み、前記チャネル拡散層を形
成する工程は、前記ソース，ドレイン拡散層を短絡する
状態で前記チャネル拡散層を形成する、ことを特徴とし
ている。この発明はまた、前記チャネル拡散層を形成す
る工程が、前記レジストパターンの開口から不純物を斜
めイオン注入する工程と、前記レジストパターンを除去
して熱処理する工程とを有することを特徴としている。
この発明は更に、前記チャネル拡散層を形成する工程
が、不純物をドープした絶縁膜を形成する工程と、熱処
理を行って前記絶縁膜の不純物を固相拡散させる工程と
を有することを特徴としている。
を形成する工程は、前記半導体基板にソース，ドレイン
拡散層を形成する工程を含み、前記チャネル拡散層を形
成する工程は、前記ソース，ドレイン拡散層を短絡する
状態で前記チャネル拡散層を形成する、ことを特徴とし
ている。この発明はまた、前記チャネル拡散層を形成す
る工程が、前記レジストパターンの開口から不純物を斜
めイオン注入する工程と、前記レジストパターンを除去
して熱処理する工程とを有することを特徴としている。
この発明は更に、前記チャネル拡散層を形成する工程
が、不純物をドープした絶縁膜を形成する工程と、熱処
理を行って前記絶縁膜の不純物を固相拡散させる工程と
を有することを特徴としている。
【０００９】
【作用】この発明によると、所定しきい値に設定すべき
ＭＯＳトランジスタについて、ゲート電極下層の多結晶
シリコン膜をサイドエッチングして、その横方向からの
不純物ドーピングによってチャネル拡散層を形成すると
いう方法でデータ書込みがなされる。従って、ゲート電
極を通してイオン注入する場合と異なり、高加速イオン
注入を要せず、Ｄ型ＭＯＳトランジスタあるいはＨｉＶ
ｔ状態のＭＯＳトランジスタを作ることができる。ま
た、ゲート電極を跨ぐ導体膜によりソース，ドレイン間
を短絡する方法に比べて、何等難しい技術を要せず、簡
単なデータ書込みが可能になる。データ書込みはゲート
電極形成後に行われるから、ＴＡＴは短い。
ＭＯＳトランジスタについて、ゲート電極下層の多結晶
シリコン膜をサイドエッチングして、その横方向からの
不純物ドーピングによってチャネル拡散層を形成すると
いう方法でデータ書込みがなされる。従って、ゲート電
極を通してイオン注入する場合と異なり、高加速イオン
注入を要せず、Ｄ型ＭＯＳトランジスタあるいはＨｉＶ
ｔ状態のＭＯＳトランジスタを作ることができる。ま
た、ゲート電極を跨ぐ導体膜によりソース，ドレイン間
を短絡する方法に比べて、何等難しい技術を要せず、簡
単なデータ書込みが可能になる。データ書込みはゲート
電極形成後に行われるから、ＴＡＴは短い。
【００１０】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１〜図３は、この発明をＮＡＮＤ型マスク
ＲＯＭに適用した実施例の製造工程であり、一つのＮＡ
ＮＤセル部について示している。図１（ａ）に示すよう
に、ｐ型シリコン基板１に、図示しないフィールド酸化
膜を形成した後、ゲート酸化膜２を形成し、この上に多
結晶シリコン膜３ａとＷシリサイド膜３ｂの積層構造を
持つゲート電極３をパターン形成する。
説明する。図１〜図３は、この発明をＮＡＮＤ型マスク
ＲＯＭに適用した実施例の製造工程であり、一つのＮＡ
ＮＤセル部について示している。図１（ａ）に示すよう
に、ｐ型シリコン基板１に、図示しないフィールド酸化
膜を形成した後、ゲート酸化膜２を形成し、この上に多
結晶シリコン膜３ａとＷシリサイド膜３ｂの積層構造を
持つゲート電極３をパターン形成する。
【００１１】次に図１（ｂ）に示すように、ゲート電極
３の側壁にＴＥＯＳ膜を用いてスペーサ４を形成し、ゲ
ート電極３及びスペーサ４をマスクとして不純物をイオ
ン注入してソース、ドレインとなるｎ+ 拡散層５を形成
する。次いで、図１（ｃ）に示すように、リソグラフィ
工程によりレジストパターン６を形成する。レジストパ
ターン６は、Ｄ型とすべきＭＯＳトランジスタ領域上に
開口７を有する。そしてこの開口７に露出した領域のス
ペーサ４をエッチング除去する。このスペーサ４のエッ
チングは例えば、ＲＩＥ装置を用いて、ＣＨＦ3 ／Ｏ2
／Ｈｅ＝２６．５／３．６／８８［ＳＣＣＭ］のガスを
用い、圧力２６０Ｐａ、印加電力４５０Ｗの条件で行
う。
３の側壁にＴＥＯＳ膜を用いてスペーサ４を形成し、ゲ
ート電極３及びスペーサ４をマスクとして不純物をイオ
ン注入してソース、ドレインとなるｎ+ 拡散層５を形成
する。次いで、図１（ｃ）に示すように、リソグラフィ
工程によりレジストパターン６を形成する。レジストパ
ターン６は、Ｄ型とすべきＭＯＳトランジスタ領域上に
開口７を有する。そしてこの開口７に露出した領域のス
ペーサ４をエッチング除去する。このスペーサ４のエッ
チングは例えば、ＲＩＥ装置を用いて、ＣＨＦ3 ／Ｏ2
／Ｈｅ＝２６．５／３．６／８８［ＳＣＣＭ］のガスを
用い、圧力２６０Ｐａ、印加電力４５０Ｗの条件で行
う。
【００１２】次に、図２（ａ）に示すように、スペーサ
４を除去して露出したゲート電極３の下層多結晶シリコ
ン膜３ａを、サイドエッチングする。このサイドエッチ
ングは例えば、ＥＣＲエッチング装置を用いて、ＳＦ6
／Ｆ32／Ｃｌ2 ＝３７／２３／２５［ＳＣＣＭ］のガス
を用い、圧力２００ｍＴｏｒｒ、マイクロ波電力４Ｗ
（２００ｍＡ）の条件で行う。
４を除去して露出したゲート電極３の下層多結晶シリコ
ン膜３ａを、サイドエッチングする。このサイドエッチ
ングは例えば、ＥＣＲエッチング装置を用いて、ＳＦ6
／Ｆ32／Ｃｌ2 ＝３７／２３／２５［ＳＣＣＭ］のガス
を用い、圧力２００ｍＴｏｒｒ、マイクロ波電力４Ｗ
（２００ｍＡ）の条件で行う。
【００１３】その後、図２（ｂ）に示すように、レジス
トパターン６の開口７を通して、斜め方向からのイオン
注入により、多結晶シリコン膜３ａがサイドエッチング
された領域から基板チャネル領域にＰイオンを打ち込
む。このとき、図示のように右斜め方向からのイオン注
入と、左斜め方向からのイオン注入の２回のイオン
注入を行って、ゲート電極両横からＰイオンをドープす
る。ドーズ量は、１０15／ｃｍ2 オーダーとする。イオ
ン注入角度及び加速電圧は、レジストパターン６の厚み
や開口７の大きさ等により最適設定するが、その詳細は
後述する。
トパターン６の開口７を通して、斜め方向からのイオン
注入により、多結晶シリコン膜３ａがサイドエッチング
された領域から基板チャネル領域にＰイオンを打ち込
む。このとき、図示のように右斜め方向からのイオン注
入と、左斜め方向からのイオン注入の２回のイオン
注入を行って、ゲート電極両横からＰイオンをドープす
る。ドーズ量は、１０15／ｃｍ2 オーダーとする。イオ
ン注入角度及び加速電圧は、レジストパターン６の厚み
や開口７の大きさ等により最適設定するが、その詳細は
後述する。
【００１４】その後、図２（ｃ）に示すように、レジス
トパターン６を除去し、熱処理して基板に導入したＰイ
オンを活性化して、ｎ+ 拡散層５からなるソース，ドレ
インを短絡する状態でｎ型チャネル拡散層８を形成す
る。熱処理は例えば、８００〜１０００℃、１５ｓｅｃ
〜２ｍｉｎのランプアニールによる。炉による熱処理の
場合は、８００〜１０００℃、５〜３０ｍｉｎ程度とす
る。最後に、図３に示すように、通常の工程に従って層
間絶縁膜９を堆積し、これにコンタクト孔を開けてビッ
ト線となるＡｌ配線１０を形成する。
トパターン６を除去し、熱処理して基板に導入したＰイ
オンを活性化して、ｎ+ 拡散層５からなるソース，ドレ
インを短絡する状態でｎ型チャネル拡散層８を形成す
る。熱処理は例えば、８００〜１０００℃、１５ｓｅｃ
〜２ｍｉｎのランプアニールによる。炉による熱処理の
場合は、８００〜１０００℃、５〜３０ｍｉｎ程度とす
る。最後に、図３に示すように、通常の工程に従って層
間絶縁膜９を堆積し、これにコンタクト孔を開けてビッ
ト線となるＡｌ配線１０を形成する。
【００１５】図２の斜めイオン注入工程の条件を、図４
を用いて具体的に説明する。図中に示したように、ゲー
ト電極幅が０．６５μm 、ゲート電極膜厚は多結晶シリ
コン膜が０．１５μm 、Ｗシリサイド膜が０．２μm 、
レジストパターン開口幅は１．２５μm とする。このと
き、レジスト厚をｙ、イオン注入可能角をθとし、開口
エッジからのイオン入射可能幅をｘとして、これらの関
係をいくつかまとめると、下記表１のようになる。
を用いて具体的に説明する。図中に示したように、ゲー
ト電極幅が０．６５μm 、ゲート電極膜厚は多結晶シリ
コン膜が０．１５μm 、Ｗシリサイド膜が０．２μm 、
レジストパターン開口幅は１．２５μm とする。このと
き、レジスト厚をｙ、イオン注入可能角をθとし、開口
エッジからのイオン入射可能幅をｘとして、これらの関
係をいくつかまとめると、下記表１のようになる。
【００１６】
【表１】
【００１７】例えば、表１の最もレジスト厚の小さい条
件を選んだとすると、イオン入射可能幅が０．４５μm
であり、このときゲート電極の両側面から０．１５μm
の領域までイオンを打ち込むことができる。従って、そ
の後の熱処理でソース，ドレイン間を短絡する状態のチ
ャネル拡散層を容易に得ることができる。レジスト厚に
応じて、加速エネルギー及びドーズ量を設定することに
より、他のレジスト厚でも同様にチャネル拡散層を形成
することができるが、ゲート電極下の未イオン注入領域
をできるだけ少なくするためには、なるべくレジスト厚
を薄くすることが好ましい。
件を選んだとすると、イオン入射可能幅が０．４５μm
であり、このときゲート電極の両側面から０．１５μm
の領域までイオンを打ち込むことができる。従って、そ
の後の熱処理でソース，ドレイン間を短絡する状態のチ
ャネル拡散層を容易に得ることができる。レジスト厚に
応じて、加速エネルギー及びドーズ量を設定することに
より、他のレジスト厚でも同様にチャネル拡散層を形成
することができるが、ゲート電極下の未イオン注入領域
をできるだけ少なくするためには、なるべくレジスト厚
を薄くすることが好ましい。
【００１８】以上のようにこの実施例によれば、ゲート
電極下層の多結晶シリコン膜３ａをサイドエッチングし
て、その横方向からの不純物ドーピングによってチャネ
ル拡散層８を形成するという方法で、高加速イオン注入
を用いることなく、簡単にＮＡＮＤ型ＲＯＭのデータ書
込みができる。データ書込みはゲート電極形成後に行わ
れるから、ＴＡＴは短い。
電極下層の多結晶シリコン膜３ａをサイドエッチングし
て、その横方向からの不純物ドーピングによってチャネ
ル拡散層８を形成するという方法で、高加速イオン注入
を用いることなく、簡単にＮＡＮＤ型ＲＯＭのデータ書
込みができる。データ書込みはゲート電極形成後に行わ
れるから、ＴＡＴは短い。
【００１９】図５は、この発明の別の実施例によるＮＡ
ＮＤ型ＲＯＭの製造工程主要部を示す。この実施例で
は、イオン注入に代わって、固相拡散を利用してデータ
書込みを行う。先の実施例と対応する部分には先の実施
例と同一符号を付して詳細な説明は省く。
ＮＤ型ＲＯＭの製造工程主要部を示す。この実施例で
は、イオン注入に代わって、固相拡散を利用してデータ
書込みを行う。先の実施例と対応する部分には先の実施
例と同一符号を付して詳細な説明は省く。
【００２０】図５（ａ）に示すように、先の実施例と同
様にゲート電極３及びソース，ドレイン拡散層５を形成
した後、全面にＢＰＳＧ膜（又はＰＳＧ膜等の他の絶縁
膜）１１を堆積する。その後先の実施例と同様に、図５
（ｂ）に示すように、Ｄ型とすべきＭＯＳトランジスタ
領域に開口７を有するレジストパターン６を形成する。
そしてレジストパターン６をマスクとしてＢＰＳＧ膜１
１をエッチングし、先の実施例と同様に多結晶シリコン
膜３ａをサイドエッチングする。
様にゲート電極３及びソース，ドレイン拡散層５を形成
した後、全面にＢＰＳＧ膜（又はＰＳＧ膜等の他の絶縁
膜）１１を堆積する。その後先の実施例と同様に、図５
（ｂ）に示すように、Ｄ型とすべきＭＯＳトランジスタ
領域に開口７を有するレジストパターン６を形成する。
そしてレジストパターン６をマスクとしてＢＰＳＧ膜１
１をエッチングし、先の実施例と同様に多結晶シリコン
膜３ａをサイドエッチングする。
【００２１】その後、レジストパターン６を除去し、図
５（ｃ）に示すように、固相拡散源としてＰを含む絶縁
膜、例えばＳＯＧ膜１２を堆積する。ＳＯＧ膜１２のＰ
濃度は、通常４〜５ｍｏｌ％であるが、ここでは固相拡
散源として用いるため、１０〜３０ｍｏｌ％とする。そ
して熱処理を行って、ＳＯＧ膜１２のＰを基板に拡散さ
せて、先の実施例と同様にｎ型チャネル拡散層８を形成
する。熱処理は８００〜１０００℃、５〜１０ｍｉｎと
する。
５（ｃ）に示すように、固相拡散源としてＰを含む絶縁
膜、例えばＳＯＧ膜１２を堆積する。ＳＯＧ膜１２のＰ
濃度は、通常４〜５ｍｏｌ％であるが、ここでは固相拡
散源として用いるため、１０〜３０ｍｏｌ％とする。そ
して熱処理を行って、ＳＯＧ膜１２のＰを基板に拡散さ
せて、先の実施例と同様にｎ型チャネル拡散層８を形成
する。熱処理は８００〜１０００℃、５〜１０ｍｉｎと
する。
【００２２】なお、ＢＰＳＧ膜１１中のＰやＢの濃度
は、３〜１０ｍｏｌ％程度であり、下地への拡散はほと
んどない。その後は図示しないが、先の実施例と同様に
層間絶縁膜を形成し、Ａｌ配線を形成する。ＳＯＧ膜１
２はそのまま層間絶縁膜の一部として利用することがで
きる。この実施例によっても、先の実施例と同様の効果
が得られる。
は、３〜１０ｍｏｌ％程度であり、下地への拡散はほと
んどない。その後は図示しないが、先の実施例と同様に
層間絶縁膜を形成し、Ａｌ配線を形成する。ＳＯＧ膜１
２はそのまま層間絶縁膜の一部として利用することがで
きる。この実施例によっても、先の実施例と同様の効果
が得られる。
【００２３】以上の実施例では、ＮＡＮＤ型マスクＲＯ
Ｍを説明したが、ＮＯＲ型マスクＲＯＭにも同様にこの
発明を適用することができる。ＮＯＲ型マスクＲＯＭの
場合、メモリＭＯＳトランジスタを選択的にＨｉＶｔ状
態に設定するデータ書込み工程として、上記実施例と同
様のサイドエッチングとイオン注入又は固相拡散によ
り、逆導電型の不純物をチャネル領域にドープすればよ
い。
Ｍを説明したが、ＮＯＲ型マスクＲＯＭにも同様にこの
発明を適用することができる。ＮＯＲ型マスクＲＯＭの
場合、メモリＭＯＳトランジスタを選択的にＨｉＶｔ状
態に設定するデータ書込み工程として、上記実施例と同
様のサイドエッチングとイオン注入又は固相拡散によ
り、逆導電型の不純物をチャネル領域にドープすればよ
い。
【００２４】
【発明の効果】以上述べたようにこの発明によれば、所
定しきい値に設定すべきＭＯＳトランジスタについて、
ゲート電極下層の多結晶シリコン膜をサイドエッチング
して、その横方向からの不純物ドーピングによってチャ
ネル拡散層を形成するという方法でデータ書込みを行う
ことにより、高加速イオン注入を要せず、簡単な工程で
マスクＲＯＭのＴＡＴ短縮が可能になる。
定しきい値に設定すべきＭＯＳトランジスタについて、
ゲート電極下層の多結晶シリコン膜をサイドエッチング
して、その横方向からの不純物ドーピングによってチャ
ネル拡散層を形成するという方法でデータ書込みを行う
ことにより、高加速イオン注入を要せず、簡単な工程で
マスクＲＯＭのＴＡＴ短縮が可能になる。
【図１】 この発明の一実施例によるマスクＲＯＭの製
造工程を示す。
造工程を示す。
【図２】 同実施例の製造工程を示す。
【図３】 同実施例の製造工程を示する
【図４】 同実施例のイオン注入条件を説明する為の図
である。
である。
【図５】 他の実施例のマスクＲＯＭの製造工程を示
す。
す。
１…ｐ型シリコン基板、２…ゲート酸化膜、３…ゲート
電極、３ａ…多結晶シリコン膜、３ｂ…Ｗシリサイド
膜、４…スペーサ、５…ｎ+拡散層、６…レジストパタ
ーン、７…開口、８…ｎ型チャネル拡散層、９…層間絶
縁膜、１０…Ａｌ配線、１１…ＢＰＳＧ膜、１２…Ｐド
ープＳＯＧ膜。
電極、３ａ…多結晶シリコン膜、３ｂ…Ｗシリサイド
膜、４…スペーサ、５…ｎ+拡散層、６…レジストパタ
ーン、７…開口、８…ｎ型チャネル拡散層、９…層間絶
縁膜、１０…Ａｌ配線、１１…ＢＰＳＧ膜、１２…Ｐド
ープＳＯＧ膜。
Claims (4)
- 【請求項１】 ＭＯＳトランジスタがマトリクス配列さ
れてメモリセルアレイが構成され、マスクプログラムに
よりメモリセルアレイ内のＭＯＳトランジスタが選択的
に他と異なる所定のしきい値に設定される半導体記憶装
置の製造方法において、 半導体基板に多結晶シリコン膜と金属シリサイド膜の積
層膜からなるゲート電極を持つ複数のＭＯＳトランジス
タを形成する工程と、 前記複数のＭＯＳトランジスタのうち前記所定のしきい
値に設定すべきＭＯＳトランジスタ領域に開口を持つレ
ジストパターンを形成する工程と、 前記レジストパターンの開口を介して前記ゲート電極の
多結晶シリコン膜をサイドエッチングする工程と、 サイドエッチングされた前記多結晶シリコン膜の横方向
からの不純物ドーピングにより、前記所定のしきい値を
得るためのチャネル拡散層を形成する工程とを備えたこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項２】 前記ＭＯＳトランジスタを形成する工程
は、前記半導体基板にソース，ドレイン拡散層を形成す
る工程を含み、 前記チャネル拡散層を形成する工程は、前記ソース，ド
レイン拡散層を短絡する状態で前記チャネル拡散層を形
成する、 ことを特徴とする請求項１記載の半導体記憶装置の製造
方法。 - 【請求項３】 前記チャネル拡散層を形成する工程は、
前記レジストパターンの開口から不純物を斜めイオン注
入する工程と、前記レジストパターンを除去して熱処理
する工程とを有することを特徴とする請求項１又は２記
載の半導体記憶装置の製造方法。 - 【請求項４】 前記チャネル拡散層を形成する工程は、
不純物をドープした絶縁膜を形成する工程と、熱処理を
行って前記絶縁膜の不純物を固相拡散させる工程とを有
することを特徴とする請求項１又は２記載の半導体記憶
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32348794A JP3489232B2 (ja) | 1994-12-01 | 1994-12-01 | 半導体記憶装置の製造方法 |
| TW084112679A TW278235B (en) | 1994-12-01 | 1995-11-28 | The manufacturing method for semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32348794A JP3489232B2 (ja) | 1994-12-01 | 1994-12-01 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08162544A JPH08162544A (ja) | 1996-06-21 |
| JP3489232B2 true JP3489232B2 (ja) | 2004-01-19 |
Family
ID=18155244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32348794A Expired - Fee Related JP3489232B2 (ja) | 1994-12-01 | 1994-12-01 | 半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3489232B2 (ja) |
| TW (1) | TW278235B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000260886A (ja) | 1999-03-11 | 2000-09-22 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
-
1994
- 1994-12-01 JP JP32348794A patent/JP3489232B2/ja not_active Expired - Fee Related
-
1995
- 1995-11-28 TW TW084112679A patent/TW278235B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| TW278235B (en) | 1996-06-11 |
| JPH08162544A (ja) | 1996-06-21 |
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