KR19980034238A - 반도체 소자의 구조 및 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 소오스/드레인을 형성하는 불순물의 농도를 다단계로 하여 소자의 전기적인 특성 및 신뢰성을 높인 반도체 소자에 관한 것으로, 반도체 기판상에 형성된 게이트 전극을 포함하는 각각의 셀들에서, 불순물의 주입 농도를 다르게 하여 전위가 각각 차이나는 최소한 3개이상의 불순물 확산층으로 이루어진 소오스/드레인 영역이 상기 게이트 전극의 양측 반도체 기판에 구성되는 것을 특징으로 한다.

Description

반도체 소자의 구조 및 제조방법
본 발명은 반도체 소자에 관한 것으로, 특히 소오스/드레인을 형성하는 불순물의 농도를 다단계로 하여 소자의 전기적인 특성 및 신뢰성을 높인 반도체 소자의 구조 및 제조 방법에 관한 것이다.
일반적으로 반도체 집적소자(IC)의 제조 공정에 있어서는 회로 동작의 좋은 성능과 높은 집적도를 얻기 위하여 IC의 제조기술이 서브미크론 단위로 스케일 다운되었다.
반도체 소자의 스케일 다운은 수평 디멘션(Horizontal Dimension)의 축소와 그에 비례하는 수직 디멘션(Vertical Dimension)의 축소가 동시에 진행되어야 소자 특성과의 균형을 이룰 수 있다.
그 점을 고려하지 않은 상태에서 소자의 크기를 줄이게 되면 소오스와 드레인간의 채널 길이가 줄어들게 되어 원치않는 소자의 특성 변화가 나타나게 된다.
그 대표적인 특성 변화가 숏 채널 효과(Short Channel Effect)의 발생이다.
상기의 숏 채널 효과를 해결하려면 수평 스케일 다운(Horizontal Scale Down)(게이트 길이(Gate Length)의 축소)과 동시에 수직 스케일 다운(Vertical Scale Down)(게이트 절연막의 두께, 접합 깊이의 줄임)을 하여야 한다.
또한 그에 따라 인가 전원(Applied Voltage)를 낮추고 기판 도핑 농도(Substrate Doping Concentration)를 높이며, 특히 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야 한다.
그러나 반도체 소자의 사이즈는 줄어들고 있으나 전자제품에서 요구하는 동작 전원은 아직 낮아진 상태가 아니기 때문에 스케일 다운된 반도체 소자 특히, NMOS TR에 있어서는 소오스에서 주입되는 전자가 드레인의 높은 전위 변동(Potential gradient)하에서 심하게 가속되어 나타나는 핫 캐리어 발생의 취약한 구조가 된다.
따라서 상기와 같은 핫 캐리어에 취약한 NMOS 소자를 개선한 LDD 구조가 제안되었다.
LDD 구조의 트랜지스터의 특징은 다음과 같다.
LDD 구조의 트랜지스터는 N-영역이 채널과 N+소오스/드레인 사이에 위치하며 N-영역이 드레인 접합 주변에서 높은 드레인 전압을 완충시켜 급격한 전위변동이 발생되지 않게 하므로써 핫 캐리어의 발생을 억제하는 것이다.
1M DRAM급 이상의 집적도를 갖는 소자 제조 기술이 연구되면서 LDD MOSFET를 제조하는 여러 기술이 제안되었다.
그 중 게이트 전극의 측벽에 사이드 월 스페이서(Side Wall Spacer)를 이용하는 LDD 제조 방법이 가장 전형적인 방법이며 이 기술이 현재까지 대부분의 양산기술로 사용되고 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 모스 트랜지스터의 제조 공정에 관하여 상세히 설명하면 다음과 같다.
도 1a 내지 도 1g는 종래 기술의 모스 트랜지스터의 공정 단면도이다.
종래 기술의 LDD 구조의 모스 트랜지스터는 사이드 월 스페이서를 이용하여 불순물 주입 공정을 두 단계로 하여 드레인 영역에 급격한 전위 변동을 막을 수 있는 완충 영역을 만든 것이다.
종래 기술의 LDD 구조의 모스 트랜지스터는 먼저, 도 1a에서와 같이, 실리콘 기판(1)상에 게이트 절연을 위한 게이트 절연막(2)을 형성한다.
그리고 도 1b에서와 같이, 상기 게이트 절연막(2)상에 다결정 실리콘층(3), 제 1 CVD 산화막(4a)을 차례로 형성한다.
이어, 도 1c에서와 같이, 상기 제 1 CVD 산화막(4a)의 전면에 포토레지스트(5)를 도포하고 채널 영역상에만 남도록 패터닝하여 그를 마스크로하여 상기의 제 1 CVD 산화막(4a), 다결정 실리콘층(3)을 선택적으로 제거하여 게이트 전극을 형성한다.
그리고 도 1d에서와 같이, 상기의 패터닝되어진 게이트 전극을 마스크로하여 N-형 불순물을 이온 주입하여 저농도의 소오스/드레인 영역을 형성한다.
이어, 도 1e에서와 같이, 상기 패터닝되어진 게이트전극을 포함하는 전면에 제 2 CVD 산화막(4b)를 증착한다.
그리고 도 1f에서와 같이, 반응성 이온 에칭 공정으로 상기의 제 2 CVD 산화막(4b)을 식각하여 상기 게이트 전극의 측면에 CVD 산화막 측벽(6)을 형성한다.
이어, 상기의 CVD 산화막 측벽(6)을 갖는 게이트 전극을 마스크로 하여 N+형 불순물을 이온 주입을 하여 고농도의 소오스/드레인 영역을 형성한다.
상기의 N+형 불순물의 이온 주입 공정에서는 CVD 산화막 측벽(6)이 마스크 역할을 하게 되므로 게이트 채널과 소오스/드레인 사이에 N-LDD 영역을 만들 수 있게 된다.
상기와 같은 종래 기술의 LDD 구조의 모스 트랜지스터는 상기의 저농도 소오스/드레인 영역이 드레인 접합의 주변에서 드레인 전압을 완충시켜 급격한 전위의 변동이 발생하지 않도록 하여 핫 캐리어의 발생을 억제하게 된다.
종래 기술의 LDD 구조의 모스 트랜지스터는 핫 캐리어의 발생을 억제하는 등의 소자의 특성을 향상시키는 효과가 있기는 하나 LDD 구조를 형성하기 위한 공정에 있어 다음과 같은 문제점이 있다.
먼저, LDD 구조를 형성하기 위하여 CVD 산화막을 증착하고 에치백 공정을 하여 CVD 산화막 측벽을 형성해야 한다.
이때, 상기의 CVD 산화막의 에치백 공정에서 실리콘 기판이 노출되어 기판이 손상되고 손상되는 양이 웨이퍼의 위치 및 패턴에 따라 서로 다른 양상으로 나타난다.
따라서 트랜지스터의 전기적 특성이 그에 따라 불균일하게 나타난다.
또한, 식각 공정에서 식각 가스로 사용하는 CF4, CHF3, O2등의 플라즈마가 실리콘 기판으로 침투하여 식각 공정에서 Rf파워에 따라 다르기는 하지만, 기판의 표면으로부터 깊이 방향으로 500Å범위에서 CFx-폴리머, Si-O, Si-C-O 구조의 결합층을 형성하므로써, 소오스/드레인 접합의 누설 전류를 높히는 캐리어(Carrier)의 트랩 사이트(Trap Site)를 만들게 되어 소자의 특성을 저하시킨다.
그리고 또 다른 문제점으로는 CVD 산화막 측벽이 기판에 거의 수직하게 형성되기 때문에 기판과 만나는 엣지에 스트레스가 집중되어 측벽 엣지 부분에서 기판의 벌크 방향으로 결정결함을 발생시킨다.
즉, 측벽의 각도에 따라 약간 다르기는 하지만 기판에 인가되는 스트레스가 2.7~5.4*109dyne/cm가 되며 이 스트레스가 측벽의 엣지 영역에 집중되어 결정결함(Dislocation)을 발생시킨다.
생성된 결정 결함은 접합 누설의 증대 원인이 되며 소자의 신뢰성을 저하시킨다고 알려져 있다.
그리고 256M DRAM급에서는 0.25㎛이하의 게이트 길이(Gate Length)를 요구하고 있기 때문에 단순한 싱글 사이드 월 스페이서(Single side wall spacer) 방식으로는 충분히 드레인의 전위 변동을 완충시키지 못한다.
본 발명은 상기와 같은 종래 기술의 LDD 구조의 모스 트랜지스터의 문제점을 해결하기 위하여 안출한 것으로, 소오스/드레인을 형성하는 불순물의 농도를 다단계로하여 소자의 전기적인 특성 및 신뢰성을 높인 반도체 소자의 구조 및 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 종래 기술의 모스 트랜지스터의 공정 단면도
도 2a 내지 도 2j는 본 발명의 제 1 실시예에 따른 모스 트랜지스터의 공정 단면도
도 3a 내지 도 3j는 본 발명의 제 2 실시예에 따른 모스 트랜지스터의 공정 단면도
* 도면의 주요부분에 대한 부호의 설명 *
20. 반도체 기판21. 게이트절연막22. 다결정 실리콘층
23. 제 1 CVD 산화막24. 포토레지스트25. 제 1 CVD 질화막
26. 제 2 CVD 산화막27. 제 2 CVD 질화막
상기와 같은 종래 기술의 모스 트랜지스터의 문제점을 해결하기 위한 본 발명의 모스 트랜지스터는 반도체 기판상에 형성된 게이트 전극을 포함하는 각각의 셀들에서, 불순물의 주입 농도를 다르게 하여 전위가 각각 차이나는 최소한 3개이상의 불순물 확산층으로 이루어진 소오스/드레인 영역이 상기 게이트 전극의 양측 반도체 기판에 구성되는 것을 특징으로 한다.
이때, 소오스/드레인 영역의 각각의 불순물 확산층은 반도체 기판의 표면에서 아래로 갈수록 전위가 낮아진다. 만약, NMOS일 경우에는 반도체 기판의 표면에서부터 N-이온 확산층 → N 이온 확산층 → N+이온 확산층의 순서로 형성된다.
이하, 첨부된 도면을 참고하여 본 발명의 모스 트랜지스터에 관하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2j는 본 발명의 제 1 실시예에 따른 모스 트랜지스터의 공정 단면도이다.
본 발명의 모스 트랜지스터는 다층의 서로 다른 CVD 절연막을 게이트 전극을 포함하는 기판에 순차적으로 적층하고 그 CVD 절연막을 적층 순서의 반대로 제거하면서 고농도에서 저농도의 불순물을 순차적으로 주입하여 다단계의 농도를 갖는 소오스/드레인을 형성하는 것으로 그 공정 순서는 다음과 같다.
먼저, 도 2a에서와 같이, N형 또는 P형의 웰을 구비하고 각각의 액티브 영역을 격리하는 소자 격리층을 구비한 반도체 기판(20)의 표면에 열산화 공정으로 100Å정도의 두께를 갖는 게이트 절연막(21)을 형성한다.
그리고 도 2b에서와 같이, 상기 게이트 절연막(21)상에 불순물이 도핑된 다결정 실리콘층(22)(또는 비정질 실리콘층)을 2000Å정도의 두께로 적층 형성한다. 이어, 상기의 다결정 실리콘층(22)상에 제 1 CVD 산화막(23)을 1000Å정도의 두께로 증착한다.
그리고 도 2c와 도 2d에서와 같이, 전면에 감광막(24)을 도포하고 채널 영역상에만 남도록 패터닝하여 그를 마스크로 상기의 제 1 CVD 산화막(23), 다결정 실리콘층(22)을 선택적으로 식각하여 게이트 전극 패턴을 형성한다.
이어, 도 2e에서와 같이, 상기의 게이트 전극 패턴층을 포함하는 전면에 LPCVD 공정으로 제 1 CVD 질화막(25)을 500Å정도의 두께로 증착한 후, 도 2f에서와 같이, 다시 상기의 제 1 CVD 질화막(25)상에 LPCVD 공정으로 제 2 CVD 산화막(26)을 500Å의 두께로 적층 형성한다.
그리고 도 2g에서와 같이, 상기의 제 2 CVD 산화막(26)상에 LPCVD 공정으로 500Å의 두께의 제 2 CVD 질화막(27)을 형성하고 As+_를 3.0~7.0*10E15/cm2의 도즈량과 200~400KeV의 조건으로 이온 주입한다.
이때, P(Phosphorus)이온일 경우에는 이온 주입 에너지를 40~60KeV로 하여 이온 주입한다.
이어, 도 2h에서와 같이, 상기의 제 2 CVD 질화막(27)을 핫(hot) 인산에 담궈 완전히 제거한 후, P이온을 5.0~8.0*10E14/cm2도즈량과 50~80KeV의 조건으로 이온 주입한다.
이때, As+일 경우에는 이온 주입에너지를 150~300KeV로 하여 이온 주입공정을 실시한다.
그리고 도 2i에서와 같이, 웨이퍼를 HF/H2O 용액에 담궈 상기의 제 2 CVD 산화막(26)을 제거한 후, P이온을 5.0*10E13 ~ 5.0*10E14/cm2의 도즈량과 20~50KeV의 조건으로 이온 주입을 실시한다.
이어, 도 2j에서와 같이, 상기의 제 1 CVD 질화막(25)을 핫(hot) 인산에 담궈 완전하게 제거한다.
그리고 P이온을 2.3*10E13/cm2의 도즈량과 30KeV의 조건으로 이온 주입한다.
이때, PMOS일 경우에는 보론 및 BF2+를 같은 방식으로 이온 주입한다.
상기와 같은 본 발명의 제 1 실시예에 따른 모스 트랜지스터의 제조 공정은 다층의 절연층을 형성하고 그층들을 하나씩 제거하면서 이온 주입 공정을 실시하여 다단계의 농도를 갖는 소오스/드레인 영역을 형성한 것이다.
상기와 같은 본 발명의 제 1 실시예에 따른 방법과는 반대의 순서로 공정을 진행하여도 다단계의 농도를 갖는 소오스/드레인 영역을 형성할 수 있는데, 그 방법은 다음과 같다.
이하, 첨부된 도면을 참고하여 본발명의 제 2 실시예에 따른 모스 트랜지스터의제조 공정에 관하여 설명하면 다음과 같다.
도 3a 내지 도 3j는 본 발명의 제 2 실시예에 따른 모스 트랜지스터의 공정 단면도를 나타낸 것이다.
본 발명의 제 2 실시예에 따른 모스 트랜지스터는 먼저, 도 3a에서와 같이, N형 또는 P형의 웰을 구비하고 각각의 액티브 영역을 격리하는 소자 격리층을 구비한 반도체 기판(20)의 표면에 열산화 공정으로 100Å정도의 두께를 갖는 게이트 절연막(21)을 형성한다.
그리고 도 3b에서와 같이, 상기 게이트 절연막(21)상에 불순물이 도핑된 다결정 실리콘층(22)(또는 비정질 실리콘층)을 2000Å정도의 두께로 적층 형성한다. 이어, 상기의 다결정 실리콘층(22)상에 제 1 CVD 산화막(23)을 1000Å정도의 두께로 증착한다.
그리고 도 3c와 도 3d에서와 같이, 전면에 감광막(24)을 도포하고 채널 영역상에만 남도록 패터닝하여 그를 마스크로 상기의 제 1 CVD 산화막(23), 다결정 실리콘층(22)을 선택적으로 식각하여 게이트 전극 패턴을 형성한다.
이어, 도 3e에서와 같이, 상기의 게이트 전극 패턴층을 마스크로 하여 P이온을 2.3*10E13/cm2의 도즈량과 30KeV의 조건으로 이온 주입하여 저농도의 불순물 주입층을 형성한다.
이어, 도 3f에서와 같이, 상기의 게이트 전극 패턴층을 포함하는 전면에 LPCVD 공정으로 제 1 CVD 질화막(25)을 500Å정도의 두께로 증착한 후, P이온을 5.0*10E13~5.0*10E14/cm2의 도즈량과 20~50KeV의 조건으로 이온주입 공정을 실시한다.
그리고 도 3g에서와 같이, 다시 상기의 제 1 CVD 질화막(25)상에 LPCVD 공정으로 제 2 CVD 산화막(26)을 500Å의 두께로 적층 형성하고 P이온을 5.0~8.0*10E14/cm2의 도즈량과 50~80KeV조건으로 이온 주입한다.
이때, As+이온일 경우에는 가속 에너지를 40~60KeV로 하여 이온 주입한다.
그리고, 도 3h에서와 같이, 상기의 제 2 CVD 산화막(26)상에 LPCVD 공정으로 제 2 CVD 질화막(27)을 500Å 정도의 두께로 적층 형성하고 As+이온을 3.0~7.0*10E15/cm2의 도즈량과 200~400KeV의 조건으로 이온 주입한다.
이때, P이온일 경우에는 가속 에너지를 40~60KeV로 하여 이온 주입한다.
그리고 도 3i에서와 같이 상기의 제 2 CVD 질화막(27)을 핫 인산에 담궈 완전히 제거한다.
상기의 모스 트랜지스터가 P MOSFET일 경우에는 보론 및 BF2+의 이온을 동일한 방식으로 이온 주입한다.
그리고 도 3j에서와 같이, 적층된 다층의 절연막들을 제거하여도 되고 그대로 둔 상태에서 후공정을 진행하여도 된다.
이후의 공정으로는 평탄화 공정과 금속 배선 형성 공정을 진행한다. (도면에 도시하지 않음)
평탄화 공정으로는 먼저, 불순물이 도핑되지 않은 CVD 산화막을 얇게 (1000Å내외) 적층하고 그 CVD 산화막에 BPSG층을 5000Å정도의 두께로 적층하고 850℃~900℃의 온도에서 리플로우시켜 BPSG층의 표면을 평탄하게 한다.
그리고 금속 배선 형성 공정으로는 먼저, 상기 BPSG층의 전면에 감광막을 도포하고 콘택홀 패턴이 있는 마스크를 이용하여 콘택홀 감광막 패턴을 만든다.
이어, 상기의 패터닝되어진 감광막을 마스크로 하여 RIE 공정으로 노출된 BPSG층과 CVD 산화막층을 선택적으로 식각하여 트랜지스터의 소오스/드레인 영역을 노출시킨다.
그리고 감광막을 제거하고 콘택홀을 포함하는 전면에 티타늄을 1000Å정도의 두께로 스퍼터링하고, 500Å정도의 두께의 TiN, 7000Å정도의 두께의 Al을 차례로 스퍼터링하고 선택적으로 패터닝하여 금속 배선 패턴층을 형성한다.
이어, 상기의 금속 배선 패턴층을 열처리하여 금속 배선의 저항을 낮추게 된다.
이때, 티타늄과 기판이 반응하여 실리사이드가 형성된다.
상기와 같은 본 발명의 모스 트랜지스터는 사이드 월 스페이서를 형성하지 않고 소오스/드레인 영역의 불순물 농도의 프로파일을 다단계로 할 수 있으므로 다음과 같은 효과를 갖는다.
먼저, 사이드 월 스페이서를 형성하기 위한 에치백 공정을 하지 않게 되어 기판에 발생하는 손상을 줄이고, 식각 가스의 플라즈마에 의해 기판 표면에 발생하는 결합층에 의한 소자의 전기적 특성 저하를 막는다.
또한, 사이드 월 스페이서를 이용한 LDD 구조 형성시에 사이드 월 스페이서의 엣지 부분에 집중적으로 가해지는 스트레스에 의한 결정 결함의 발생을 막아 소자의 전기적 특성이 저하되는 것을 막을 수 있게 된다.
그리고 소오스/드레인 영역의 불순물 농도의 프로파일이 다단계로 되어 드레인 영역에서의 급격한 전위 변동을 막는 충분한 완충 역할이 가능하므로 핫 캐리어의 발생을 막아 소자의 특성을 향상시키는 효과가 있다.

Claims (21)

  1. 반도체 기판상에 형성된 게이트 전극을 포함하는 각각의 셀들에서,
    불순물의 주입 농도를 다르게 하여 전위가 각각 차이나는 최소한 3개이상의 불순물 확산층으로 이루어진 소오스/드레인 영역이 상기 게이트 전극의 양측 반도체 기판에 형성되는 것을 특징으로 하는 반도체 소자의 구조.
  2. 제 1 항에 있어서, 소오스/드레인 영역의 각각의 불순물 확산층은 반도체 기판의 표면에서 아래로 갈수록 전위가 낮아지는 것을 특징으로 하는 반도체 소자의 구조.
  3. 제 2 항에 있어서, 소오스/드레인 영역의 불순물 확산층은 반도체 기판의 표면에서 N-이온 확산층 → N 이온 확산층 → N+이온 확산층의 순서로 형성되는 것을 특징으로 하는 반도체 소자의 구조.
  4. 반도체 기판상에 게이트 전극 패턴층을 형성하는 공정과,
    상기의 게이트 전극 패턴층을 포함하는 전면에 제 1 CVD 질화막, 제 2 CVD 산화막 차례로 적층 형성하는 공정과,
    상기의 제 2 CVD 산화막상에 제 2 CVD 질화막을 형성하고 기판과 반대 도전형의 불순물을 1차 이온 주입하는 공정과,
    상기의 제 2 CVD 질화막을 제거하고 이온 주입 에너지를 1차보다 작게하여 기판과 반대 도전형의 불순물을 2차 이온 주입하는 공정과,
    상기의 제 2 CVD 산화막을 제거하고 이온 주입 에너지를 2차보다 작게하여 기판과 반대 도전형의 불순물을 3차 이온 주입하는 공정과,
    상기의 제 1 CVD 질화막을 제거하고 이온 주입 에너지를 3차보다 작게하여 기판과 반대 도전형의 불순물을 4차 이온 주입하는 공정을 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서, 게이트 전극 패턴층은 N형 웰 또는 P형 웰을 구비하고 각각의 액티브 영역을 격리하는 소자 격리층을 구비한 반도체 기판상에 게이트 절연막을 형성하는 공정과,
    상기의 게이트 절연막상에 불순물이 도핑된 다결정 실리콘층을 2000Å(±100Å)의 두께로 적층 형성하는 공정과,
    상기의 다결정 실리콘층상에 제 1 CVD 산화막을 1000Å(±50Å)두께로 형성하는 공정과,
    상기 제 1 CVD 산화막의 전면에 감광막을 도포하고 채널 영역상에만 남도록 패터닝하여 그를 마스크로하여 제 1 CVD 산화막, 다결정 실리콘층을 선택적으로 식각하는 공정을 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서, 게이트 절연막은 열산화 공정으로 100Å(±10Å)의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 4 항에 있어서, 제 1, 2 CVD 질화막 그리고 제 2 CVD 산화막은 각각 LPCVD 공정으로 500Å(±50Å)의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 4 항에 있어서, 1차 불순물 이온 주입 공정은 As+를 3.0~7.0*10E15/cm2의 도즈량과 200~400KeV의 조건으로 실시하거나 P 이온을 40~60KeV의 이온 주입 에너지로 하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 4 항에 있어서, 제 1, 2 CVD 질화막을 핫(hot) 인산을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 4 항에 있어서, 제 2 CVD 산화막을 HF/H2O 용액을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제4항에 있어서, 2차 불순물 이온 주입 공정은 P 이온을 5.0~8.0*10E14/cm2의 도즈량과 50~80KeV의 조건으로 이온 주입하거나 As+이온을 150~300KeV 이온 주입 에너지로 하여 이온 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제4항에 있어서, 3차 불순물 이온 주입 공정은 P 이온을 5.0*10E13~5.0*10E14/cm2의 도즈량과 20~50KeV의 조건으로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 4 항에 있어서, 4차 불순물 이온 주입 공정은 P 이온을 2.3*10E13/cm2(±10%)의 도즈량과 30KeV(±10%)의 조건으로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 반도체 기판상에 게이트 전극 패턴층을 형성하는 공정과,
    상기 게이트 전극 패턴층을 마스크로 하여 기판과 반대 도전형의 불순물을 1차 이온 주입하는 공정과,
    상기 게이트 전극 패턴층을 포함하는 전면에 제 1 CVD 질화막을 형성하고 이온 주입 에너지를 1차보다 크게 하여 기판과 반대 도전형의 불순물을 2차 이온 주입하는 공정과,
    상기 제 1 CVD 질화막상에 제 2 CVD 산화막을 형성하고 이온 주입 에너지를 2차보다 크게하여 기판과 반대 도전형의 불순물을 3차 이온 주입하는 공정과,
    상기 제 2 CVD 산화막상에 제 2 CVD 질화막을 형성하고 이온 주입에너지를 3차보다 크게하여 기판과 반대 도전형의 불순물을 4차 이온 주입하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 14 항에 있어서, 게이트 전극 패턴층은 N형 웰 또는 P형 웰을 구비하고 각가의 액티브 영역을 격리하는 소자 격리층을 구비한 반도체 기판상에 게이트 절연막을 형성하는 공정과,
    상기의 게이트 절연막상에 불순물이 도핑된 다결정 실리콘층을 2000Å(±100Å)의 두께로 적층 형성하는 공정과,
    상기의 다결정 실리콘층상에 제 1 CVD 산화막을 1000Å(±50Å)두께로 형성하는 공정과,
    상기 제 1 CVD 산화막의 전면에 감광막을 도포하고 채널 영역상에만 남도록 패터닝하여 그를 마스크로하여 제 1 CVD 산화막, 다결정 실리콘층을 선택적으로 식각하는 공정을 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 15 항에 있어서, 게이트 절연막은 열산화공정으로 100Å(±10Å)의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 14 항에 있어서, 제 1, 2 CVD 질화막 그리고 제 2 CVD 산화막은 각각 LPCVD 공정으로 500Å(±50Å)의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 14 항에 있어서, 1차 불순물 이온 주입 공정은 P 이온을 2.3*10E13/cm2의 도즈량과 30KeV의 조건으로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제 14 항에 있어서, 2차 불순물 이온 주입 공정은 P 이온을 5.0*10E13~5.0*10E14/cm2의 도즈량과 50~80KeV의 조건으로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제 14 항에 있어서, 3차 불순물 이온 주입 공정은 P 이온을 5.0~8.0*10E14/cm2의 도즈량과 50~80KeV의 조건으로 실시하거나 As+이온을 40~60KeV의 이온 주입 에너지로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제 14 항에 있어서, 4차 불순물 이온 주입 공정은 As+이온을 3.0~7.0*10E15/cm2의 도즈량과 200~400KeV의 조건으로 실시하거나 P 이온을 40~60KeV의 이온 주입 에너지로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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