JP2759872B2 - 半導体素子のトランジスタ製造方法 - Google Patents
半導体素子のトランジスタ製造方法Info
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- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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Description
【０００１】
【産業上の利用分野】本発明は、半導体素子のトランジ
スタ製造方法に関するものであって、特にゲート電極用
ポリシリコン膜の上部にマスク層を形成させこのマスク
層を用いた等方性(isotropic) エッチング工程と非等方
性(anisotropic) エッチング工程によってゲート電極用
ポリシリコン膜をエッチングしゲート電極用マスクの臨
界寸法よりもっと小さいゲート電極を有する半導体素子
のトランジスタ製造方法に関するものである。
スタ製造方法に関するものであって、特にゲート電極用
ポリシリコン膜の上部にマスク層を形成させこのマスク
層を用いた等方性(isotropic) エッチング工程と非等方
性(anisotropic) エッチング工程によってゲート電極用
ポリシリコン膜をエッチングしゲート電極用マスクの臨
界寸法よりもっと小さいゲート電極を有する半導体素子
のトランジスタ製造方法に関するものである。
【０００２】
【従来の技術】半導体素子のトランジスタ製造工程のう
ち一般的なゲート電極形成方法を説明するための素子の
断面が図１に示される。フィールド酸化膜２とゲート酸
化膜３が形成されたシリコン基板１上にゲート電極用ポ
リシリコン膜４が形成される。ポリシリコン膜４の上部
にゲート電極マスクを用いたリソグラフィ(litho-graph
y) 工程によってフォトレジスト(photoresist) のパタ
ーン９が形成される。このフォトレジストのパターン９
をエッチングマスクとしたポリシリコンのエッチング工
程によってゲート電極が形成される。
ち一般的なゲート電極形成方法を説明するための素子の
断面が図１に示される。フィールド酸化膜２とゲート酸
化膜３が形成されたシリコン基板１上にゲート電極用ポ
リシリコン膜４が形成される。ポリシリコン膜４の上部
にゲート電極マスクを用いたリソグラフィ(litho-graph
y) 工程によってフォトレジスト(photoresist) のパタ
ーン９が形成される。このフォトレジストのパターン９
をエッチングマスクとしたポリシリコンのエッチング工
程によってゲート電極が形成される。
【０００３】
【発明が解決しようとする課題】しかしながら、半導体
素子が高集積化されていくことによってゲート電極はそ
のパターン線の幅が小さくなる。ゲート電極のパターン
線の幅はフォトレジストのパターンによって決定され
る。ゲート電極のパターン線の幅を臨界寸法以下として
形成しようとする場合、エッチングマスクとして用いる
フォトレジストのパターンを形成するためには高度のリ
ソグラフィ工程が要求されるため、高価な露光装備が必
要となる。
素子が高集積化されていくことによってゲート電極はそ
のパターン線の幅が小さくなる。ゲート電極のパターン
線の幅はフォトレジストのパターンによって決定され
る。ゲート電極のパターン線の幅を臨界寸法以下として
形成しようとする場合、エッチングマスクとして用いる
フォトレジストのパターンを形成するためには高度のリ
ソグラフィ工程が要求されるため、高価な露光装備が必
要となる。
【０００４】したがって、本発明は前記した問題を解決
するために、既存の露光装備を用いるものの、ゲート電
極用ポリシリコン膜の上部にマスク層を形成し、このマ
スク層を用いた等方性(isotropic) エッチング工程と非
等方性(anisotropic) エッチング工程によってゲート電
極用ポリシリコン膜をエッチングし、ゲート電極用マス
クの臨界寸法よりもっと小さいゲート電極を有する半導
体素子のトランジスタを製造する方法を提供することに
その目的がある。
するために、既存の露光装備を用いるものの、ゲート電
極用ポリシリコン膜の上部にマスク層を形成し、このマ
スク層を用いた等方性(isotropic) エッチング工程と非
等方性(anisotropic) エッチング工程によってゲート電
極用ポリシリコン膜をエッチングし、ゲート電極用マス
クの臨界寸法よりもっと小さいゲート電極を有する半導
体素子のトランジスタを製造する方法を提供することに
その目的がある。
【０００５】
【課題を解決するための手段】前記した目的を達成する
ための本発明のトランジスタ製造工程はゲート電極用ポ
リシリコン膜の上にマスク層を形成したのち、リソグラ
フィ工程とマスク層のエッチング工程によってマスク層
のパターンを形成し、マスク層のパターンをエッチング
防止層とした等方性エッチング工程によってポリシリコ
ン膜をシリコン基板が露出される時までエッチングし側
面が傾斜したポリシリコン膜のパターンを形成し、マス
ク層のパターンをエッチング工程によってポリシリコン
膜のパターンと同一な大きさでエッチングしたのちソー
ス及びドレイン領域を形成するために高濃度の不純物を
露出させたシリコン基板に注入し、全体構造の上部に酸
化膜を蒸着したのち非等方性エッチング工程によって酸
化膜をエッチングし酸化膜スペーサを形成し、マスク層
のパターンをエッチング工程によって除去したのち露出
させたポリシリコン膜のパターンとシリコン基板の表面
部に転移金属膜を形成し、酸化膜スペーサをエッチング
工程によって除去したのち転移金属膜をエッング防止層
とした非等方性エッチング工程によってポリシリコン膜
のパターンの露出した側面部をエッチングしゲート電極
を形成し、その後ソース及びドレイン領域に低濃度の不
純物を注入することを特徴とする。
ための本発明のトランジスタ製造工程はゲート電極用ポ
リシリコン膜の上にマスク層を形成したのち、リソグラ
フィ工程とマスク層のエッチング工程によってマスク層
のパターンを形成し、マスク層のパターンをエッチング
防止層とした等方性エッチング工程によってポリシリコ
ン膜をシリコン基板が露出される時までエッチングし側
面が傾斜したポリシリコン膜のパターンを形成し、マス
ク層のパターンをエッチング工程によってポリシリコン
膜のパターンと同一な大きさでエッチングしたのちソー
ス及びドレイン領域を形成するために高濃度の不純物を
露出させたシリコン基板に注入し、全体構造の上部に酸
化膜を蒸着したのち非等方性エッチング工程によって酸
化膜をエッチングし酸化膜スペーサを形成し、マスク層
のパターンをエッチング工程によって除去したのち露出
させたポリシリコン膜のパターンとシリコン基板の表面
部に転移金属膜を形成し、酸化膜スペーサをエッチング
工程によって除去したのち転移金属膜をエッング防止層
とした非等方性エッチング工程によってポリシリコン膜
のパターンの露出した側面部をエッチングしゲート電極
を形成し、その後ソース及びドレイン領域に低濃度の不
純物を注入することを特徴とする。
【０００６】また、本発明の目的を達成するためのトラ
ンジスタの製造工程はゲート電極用ポリシリコン膜上に
マスク層を形成したのち、リソグラフィ工程とマスク層
のエッチング工程によってマスク層のパターンを形成
し、マスク層のパターンをエッチング防止層とした等方
性エッチング工程によってポリシリコン膜をシリコン基
板が露出する時までエッチングし側面が傾斜したポリシ
リコン膜のパターンを形成し、マスク層のパターンをエ
ッチング工程によってポリシリコン膜のパターンと同一
な大きさでエッチングしたのち全体構造の上部に酸化膜
を蒸着し、蒸着された酸化膜を非等方性エッング工程に
よってエッチングし酸化膜スペーサを形成したのちマス
ク層のパターンをエッチング工程によって除去し、ソー
ス及びドレイン領域を形成するために高濃度の不純物を
露出させたシリコン基板に注入したのち露出させたポリ
シリコン膜のパターンとシリコン基板の表面部に転移金
属膜を形成し、酸化膜スペーサをエッチング工程によっ
て除去したのち転移金属膜をエッチング防止層とした非
等方性エッチング工程によってポリシリコン膜のパター
ンの露出した側面部をエッチングしゲート電極を形成
し、ソース及びドレイン領域に低濃度の不純物を注入し
たのちソース及びドレイン領域を形成するための不純物
と異なるタイプ(type)の不純物を傾斜注入することを特
徴とする。
ンジスタの製造工程はゲート電極用ポリシリコン膜上に
マスク層を形成したのち、リソグラフィ工程とマスク層
のエッチング工程によってマスク層のパターンを形成
し、マスク層のパターンをエッチング防止層とした等方
性エッチング工程によってポリシリコン膜をシリコン基
板が露出する時までエッチングし側面が傾斜したポリシ
リコン膜のパターンを形成し、マスク層のパターンをエ
ッチング工程によってポリシリコン膜のパターンと同一
な大きさでエッチングしたのち全体構造の上部に酸化膜
を蒸着し、蒸着された酸化膜を非等方性エッング工程に
よってエッチングし酸化膜スペーサを形成したのちマス
ク層のパターンをエッチング工程によって除去し、ソー
ス及びドレイン領域を形成するために高濃度の不純物を
露出させたシリコン基板に注入したのち露出させたポリ
シリコン膜のパターンとシリコン基板の表面部に転移金
属膜を形成し、酸化膜スペーサをエッチング工程によっ
て除去したのち転移金属膜をエッチング防止層とした非
等方性エッチング工程によってポリシリコン膜のパター
ンの露出した側面部をエッチングしゲート電極を形成
し、ソース及びドレイン領域に低濃度の不純物を注入し
たのちソース及びドレイン領域を形成するための不純物
と異なるタイプ(type)の不純物を傾斜注入することを特
徴とする。
【０００７】
【作用】ゲート電極用ポリシリコン膜の上部にマスク層
を形成させ、このマスク層を用いた等方性エッチング工
程と非等方性エッチング工程によってゲート電極用ポリ
シリコン膜をエッチングし、ゲート電極用マスクの臨界
寸法よりも小さいゲート電極を形成する。
を形成させ、このマスク層を用いた等方性エッチング工
程と非等方性エッチング工程によってゲート電極用ポリ
シリコン膜をエッチングし、ゲート電極用マスクの臨界
寸法よりも小さいゲート電極を形成する。
【０００８】
【実施例】以下、添付した図面を参照しながら本発明を
詳細に説明する。図２Ａないし図２Ｈは本発明の実施例
による半導体素子のトランジスタ製造方法を説明するた
めの素子の断面図である。
詳細に説明する。図２Ａないし図２Ｈは本発明の実施例
による半導体素子のトランジスタ製造方法を説明するた
めの素子の断面図である。
【０００９】図２Ａはシリコン基板１上にフィールド酸
化膜２及びゲート酸化膜３を形成したのち、全体構造の
上部にゲート電極用ポリシリコン膜４を形成し、その上
部にマスク層５を形成したのちマスク層５の上部にリソ
グラフィ工程によってフォトレジストのパターン９を形
成した状態を示したものである。マスク層５は窒化膜を
蒸着し形成され、後工程においてポリシリコン膜をエッ
チングする時エッチング防止層の役割をする。
化膜２及びゲート酸化膜３を形成したのち、全体構造の
上部にゲート電極用ポリシリコン膜４を形成し、その上
部にマスク層５を形成したのちマスク層５の上部にリソ
グラフィ工程によってフォトレジストのパターン９を形
成した状態を示したものである。マスク層５は窒化膜を
蒸着し形成され、後工程においてポリシリコン膜をエッ
チングする時エッチング防止層の役割をする。
【００１０】図２Ｂはフォトレジストのパターン９を用
いた非等方性エッチング工程によってマスク層５をエッ
チングしマスク層のパターン５Ａを形成した状態を示し
たものである。
いた非等方性エッチング工程によってマスク層５をエッ
チングしマスク層のパターン５Ａを形成した状態を示し
たものである。
【００１１】図２Ｃはマスク層のパターン５Ａをエッチ
ング防止層とした等方性エッチング工程によってポリシ
リコン膜４をシリコン基板１が露出する時までエッチン
グし側面が傾斜したポリシリコン膜のパターン４Ａを形
成した状態を示したものである。ポリシリコン膜のパタ
ーン４Ａを形成するための等方性エッチング工程はＨＦ
とＨＮＯ3 の混合溶液を用いる。
ング防止層とした等方性エッチング工程によってポリシ
リコン膜４をシリコン基板１が露出する時までエッチン
グし側面が傾斜したポリシリコン膜のパターン４Ａを形
成した状態を示したものである。ポリシリコン膜のパタ
ーン４Ａを形成するための等方性エッチング工程はＨＦ
とＨＮＯ3 の混合溶液を用いる。
【００１２】図２Ｄはマスク層のパターン５Ａをエッチ
ング工程によってポリシリコン膜のパターン４Ａの大き
さと同一な大きさでエッチングし大きさが小さくなった
マスク層のパターン５Ｂを形成したのちソース及びドレ
イン領域７，８を形成するために高濃度の不純物を露出
したシリコン基板１に注入する状態を示したものであ
る。マスク層のパターン５Ｂを形成するためのエッチン
グ工程はマスク層５が窒化膜からなされた場合１６０な
いし１８０℃温度の燐酸溶液（Ｈ3 ＰＯ4 ）を用いる。
ング工程によってポリシリコン膜のパターン４Ａの大き
さと同一な大きさでエッチングし大きさが小さくなった
マスク層のパターン５Ｂを形成したのちソース及びドレ
イン領域７，８を形成するために高濃度の不純物を露出
したシリコン基板１に注入する状態を示したものであ
る。マスク層のパターン５Ｂを形成するためのエッチン
グ工程はマスク層５が窒化膜からなされた場合１６０な
いし１８０℃温度の燐酸溶液（Ｈ3 ＰＯ4 ）を用いる。
【００１３】図２Ｅは全体構造の上部に酸化膜６を蒸着
した状態を示したものである。酸化膜６は４５０℃以下
の低温でＴＥＯＳ(Tetrathylene Ortho Silicate)また
はＳｉＨ4 によって２０００〜３０００Åの厚さで蒸着
される低温の酸化膜である。
した状態を示したものである。酸化膜６は４５０℃以下
の低温でＴＥＯＳ(Tetrathylene Ortho Silicate)また
はＳｉＨ4 によって２０００〜３０００Åの厚さで蒸着
される低温の酸化膜である。
【００１４】図２ＦはＲＩＥ(Reactive Ion Etching)な
どによって非等方性エッチング工程によって酸化膜６を
エッチングしポリシリコン膜のパターン４Ａの両側面に
酸化膜スペーサ６Ａを形成したのちマスク層のパターン
５Ｂをエッチング工程によって除去した状態を示したも
のである。マスク層のパターン５Ｂを除去するためのエ
ッチング工程はマスク層５が窒化膜から成された場合１
６０ないし１８０℃温度の燐酸溶液を用いる。
どによって非等方性エッチング工程によって酸化膜６を
エッチングしポリシリコン膜のパターン４Ａの両側面に
酸化膜スペーサ６Ａを形成したのちマスク層のパターン
５Ｂをエッチング工程によって除去した状態を示したも
のである。マスク層のパターン５Ｂを除去するためのエ
ッチング工程はマスク層５が窒化膜から成された場合１
６０ないし１８０℃温度の燐酸溶液を用いる。
【００１５】図２Ｇは全体構造の上部にＷ、Ｔｉ、Ｔａ
及びＭｏなどの転移金属を蒸着し露出させたポリシリコ
ン膜のパターン４Ａ及びシリコン基板１の表面部に転移
金属膜10を形成したのち、硫酸と過酸化水素の混合溶液
によって未反応転移金属を除去した状態を示したもので
ある。
及びＭｏなどの転移金属を蒸着し露出させたポリシリコ
ン膜のパターン４Ａ及びシリコン基板１の表面部に転移
金属膜10を形成したのち、硫酸と過酸化水素の混合溶液
によって未反応転移金属を除去した状態を示したもので
ある。
【００１６】図２Ｈは酸化膜スペーサ６Ａをエッチング
工程によって除去したのち、転移金属膜10をエッチング
防止層とした非等方性エッチング工程によってポリシリ
コン膜のパターン４Ａの露出された側面部をエッチング
しゲート電極11を形成し、その後ソース及びドレイン領
域７，８に低濃度の不純物を注入する状態を示したもの
である。酸化膜スペーサ６Ａを除去するためのエッチン
グ工程は、ＨＦまたはＨＦとＮＨ4 Ｆの混合溶液を用い
る。
工程によって除去したのち、転移金属膜10をエッチング
防止層とした非等方性エッチング工程によってポリシリ
コン膜のパターン４Ａの露出された側面部をエッチング
しゲート電極11を形成し、その後ソース及びドレイン領
域７，８に低濃度の不純物を注入する状態を示したもの
である。酸化膜スペーサ６Ａを除去するためのエッチン
グ工程は、ＨＦまたはＨＦとＮＨ4 Ｆの混合溶液を用い
る。
【００１７】図３Ａないし図３Ｈは本発明の他の実施例
による半導体素子のトランジスタを製造する段階を説明
するための素子の断面図である。図３Ａはシリコン基板
21上にフィールド酸化膜22及びゲート酸化膜23を形成し
たのち全体構造の上部にゲート電極用ポリシリコン膜24
を形成し、その上部にマスク層25を形成したのちマスク
層25の上部にリソグラフィ工程によってフォトレジスト
のパターン29を形成した状態を示したものである。マス
ク層25は窒化膜を蒸着して形成され、後工程でポリシリ
コン膜をエッチングする時、エッチング防止層の役割を
する。
による半導体素子のトランジスタを製造する段階を説明
するための素子の断面図である。図３Ａはシリコン基板
21上にフィールド酸化膜22及びゲート酸化膜23を形成し
たのち全体構造の上部にゲート電極用ポリシリコン膜24
を形成し、その上部にマスク層25を形成したのちマスク
層25の上部にリソグラフィ工程によってフォトレジスト
のパターン29を形成した状態を示したものである。マス
ク層25は窒化膜を蒸着して形成され、後工程でポリシリ
コン膜をエッチングする時、エッチング防止層の役割を
する。
【００１８】図３Ｂはフォトレジストのパターン29を用
いた非等方性エッチング工程によってマスク層25をエッ
チングしマスク層のパターン25Ａを形成した状態を示し
たものである。図３Ｃにはマスク層のパターン25Ａをエ
ッチング防止層とした等方性エッチング工程によってポ
リシリコン膜24をシリコン基板21が露出する時までエッ
チングし側面が傾斜したポリシリコン膜のパターン24Ａ
を形成した状態を示したものである。ポリシリコン膜の
パターン24Ａを形成するための等方性エッチング工程は
ＨＦとＨＮＯ3 の混合溶液を用いる。
いた非等方性エッチング工程によってマスク層25をエッ
チングしマスク層のパターン25Ａを形成した状態を示し
たものである。図３Ｃにはマスク層のパターン25Ａをエ
ッチング防止層とした等方性エッチング工程によってポ
リシリコン膜24をシリコン基板21が露出する時までエッ
チングし側面が傾斜したポリシリコン膜のパターン24Ａ
を形成した状態を示したものである。ポリシリコン膜の
パターン24Ａを形成するための等方性エッチング工程は
ＨＦとＨＮＯ3 の混合溶液を用いる。
【００１９】図３Ｄはマスク層のパターン25Ａをエッチ
ング工程によってポリシリコン膜のパターン24Ａの大き
さと同一な大きさでエッチングし、大きさが小さくなっ
たマスク層のパターン25Ｂを形成した状態を示したもの
である。
ング工程によってポリシリコン膜のパターン24Ａの大き
さと同一な大きさでエッチングし、大きさが小さくなっ
たマスク層のパターン25Ｂを形成した状態を示したもの
である。
【００２０】マスク層のパターン５Ｂを形成するための
エッチング工程はマスク層５が窒化膜から成された場合
１６０ないし１８０℃の温度の燐酸溶液を用いる。
エッチング工程はマスク層５が窒化膜から成された場合
１６０ないし１８０℃の温度の燐酸溶液を用いる。
【００２１】図３Ｅは全体構造の上部に酸化膜26を蒸着
した状態を示したものである。酸化膜26は４５０℃以下
の低温でＴＥＯＳまたはＳｉＨ4 によって２０００〜３
０００Åの厚さで蒸着される低温の酸化膜である。
した状態を示したものである。酸化膜26は４５０℃以下
の低温でＴＥＯＳまたはＳｉＨ4 によって２０００〜３
０００Åの厚さで蒸着される低温の酸化膜である。
【００２２】図３ＦはＲＩＥ(Reactive Ion Etching)な
どによる非等方性エッチング工程によって酸化膜26をエ
ッチングしてポリシリコン膜のパターン24Ａの両側面に
酸化膜スペーサ26Ａを形成したのちマスク層のパターン
25Ｂをエッチング工程によって除去し、ソース及びドレ
イン領域27，28を形成するために高濃度の不純物を露出
されたシリコン基板21に注入する状態を示したものであ
る。マスク層のパターン25Ｂを除去するためのエッチン
グ工程はマスク層25が窒化膜からなされた場合１６０な
いし１８０℃の温度のリン酸溶液を用いる。
どによる非等方性エッチング工程によって酸化膜26をエ
ッチングしてポリシリコン膜のパターン24Ａの両側面に
酸化膜スペーサ26Ａを形成したのちマスク層のパターン
25Ｂをエッチング工程によって除去し、ソース及びドレ
イン領域27，28を形成するために高濃度の不純物を露出
されたシリコン基板21に注入する状態を示したものであ
る。マスク層のパターン25Ｂを除去するためのエッチン
グ工程はマスク層25が窒化膜からなされた場合１６０な
いし１８０℃の温度のリン酸溶液を用いる。
【００２３】図３Ｇは全体構造の上部にＷ、Ｔｉ、Ｔａ
及びＭｏなどの転移金属を蒸着し露出させたポリシリコ
ン膜のパターン24Ａ及びシリコン基板21の表面部に転移
金属膜30を形成したのち硫酸と過酸化水素の混合溶液で
未反応の転移金属を除去した状態を示したものである。
及びＭｏなどの転移金属を蒸着し露出させたポリシリコ
ン膜のパターン24Ａ及びシリコン基板21の表面部に転移
金属膜30を形成したのち硫酸と過酸化水素の混合溶液で
未反応の転移金属を除去した状態を示したものである。
【００２４】図３Ｈは酸化膜スペーサ26Ａをエッチング
工程によって除去したのち、転移金属膜30をエッチング
防止層とした非等方性エッチング工程によってポリシリ
コン膜のパターン24Ａの露出した側面部をエッチング
し、ゲート電極31を形成し、ソース及びドレイン領域2
7，28に低濃度の不純物を注入したのち、ソース及びド
レイン領域27，28を形成するための不純物と他のタイプ
(type)の高濃度の不純物を傾斜注入する状態を示したも
のである。
工程によって除去したのち、転移金属膜30をエッチング
防止層とした非等方性エッチング工程によってポリシリ
コン膜のパターン24Ａの露出した側面部をエッチング
し、ゲート電極31を形成し、ソース及びドレイン領域2
7，28に低濃度の不純物を注入したのち、ソース及びド
レイン領域27，28を形成するための不純物と他のタイプ
(type)の高濃度の不純物を傾斜注入する状態を示したも
のである。
【００２５】酸化膜スペーサ26Ａを除去するためのエッ
チング工程はＨＦまたはＨＦとＮＨ 4 Ｆの混合溶液を用
いる。ソース及びドレイン領域27，28を形成するための
不純物がＮ−タイプである場合、傾斜注入される不純物
はＰ−タイプである。そしてＰ−タイプの高濃度の不純
物が注入される領域は低濃度の不純物領域の下部に形成
されるようにする。
チング工程はＨＦまたはＨＦとＮＨ 4 Ｆの混合溶液を用
いる。ソース及びドレイン領域27，28を形成するための
不純物がＮ−タイプである場合、傾斜注入される不純物
はＰ−タイプである。そしてＰ−タイプの高濃度の不純
物が注入される領域は低濃度の不純物領域の下部に形成
されるようにする。
【００２６】
【発明の効果】前述した本発明は既存の露光装備を用い
て臨界寸法以下のゲート電極が形成できるため半導体製
造時の製品原価を節減することができ、また、臨界寸法
以下を有するゲート電極を形成し、高集積の半導体素子
の製造を容易にすることができる。
て臨界寸法以下のゲート電極が形成できるため半導体製
造時の製品原価を節減することができ、また、臨界寸法
以下を有するゲート電極を形成し、高集積の半導体素子
の製造を容易にすることができる。
【図１】従来の半導体素子のトランジスタ製造工程のう
ちゲート電極を形成する方法を説明するための素子断面
図である。
ちゲート電極を形成する方法を説明するための素子断面
図である。
【図２】本発明の実施例による半導体素子のトランジス
タを製造する段階を説明するための素子断面図である。
タを製造する段階を説明するための素子断面図である。
【図３】本発明の他の実施例による半導体素子のトラン
ジスタを製造する段階を説明するための素子の断面図で
ある。
ジスタを製造する段階を説明するための素子の断面図で
ある。
1,21 シリコン基板 2,22 フィー
ルド酸化膜 3,23 ゲート酸化膜 4,44 ポリシ
リコン膜 5,25 マスク層 6,26 酸化膜 7,8,27,28 ソース及びドレイン領域 9,29 フォト
レジストのパターン 10,30 転移金属膜 11,31 ゲート
電極
ルド酸化膜 3,23 ゲート酸化膜 4,44 ポリシ
リコン膜 5,25 マスク層 6,26 酸化膜 7,8,27,28 ソース及びドレイン領域 9,29 フォト
レジストのパターン 10,30 転移金属膜 11,31 ゲート
電極
Claims (15)
- 【請求項１】半導体素子のトランジスタの製造方法にお
いて、ゲート電極用ポリシリコン膜上にマスク層を形成
したのち、リソグラフィ工程と前記マスク層のエッチン
グ工程によってマスク層のパターンを形成する段階と、
前記段階から前記マスク層のパターンをエッチング防止
層とした等方性エッチング工程によって前記ポリシリコ
ン膜をシリコン基板が露出される時までエッチングし側
面が傾斜したポリシリコン膜のパターンを形成する段階
と、前記段階から前記マスク層のパターンをエッチング
工程によって前記ポリシリコン膜のパターンと同一な大
きさでエッチングしたのちソース及びドレイン領域を形
成するために高濃度の不純物を前記露出されたシリコン
基板に注入する段階と、前記段階から全体構造の上部に
酸化膜を蒸着したのち、非等方性エッチング工程によっ
て前記酸化膜をエッチングし酸化膜スペーサを形成する
段階と、前記段階から前記マスク層のパターンをエッチ
ング工程によって除去したのち、前記露出されたポリシ
リコン膜のパターンとシリコン基板の表面部に転移金属
膜を形成する段階と、前記段階から前記酸化膜スペーサ
をエッチング工程によって除去したのち、前記転移金属
膜をエッチング防止層とした非等方性エッチング工程に
よって前記ポリシリコン膜のパターンの露出された側面
部をエッチングしゲート電極を形成し、その後前記ソー
ス及びドレイン領域に低濃度の不純物を注入する段階か
らなることを特徴とする半導体素子のトランジスタ製造
方法。 - 【請求項２】第１請求項において、前記マスク層は窒化
膜を蒸着し形成されることを特徴とする半導体素子のト
ランジスタ製造方法。 - 【請求項３】第１請求項において、前記ポリシリコン膜
のパターンを形成するための等方性エッチング工程はＨ
ＦとＨＮＯ3 の混合溶液を用いることを特徴とする半導
体素子のトランジスタ製造方法。 - 【請求項４】第１請求項において、前記ポリシリコン膜
のパターンと同一な大きさにするための前記マスク層の
パターンのエッチング工程と前記マスク層のパターンを
除去するためのエッチング工程は前記マスク層が窒化膜
からなされた場合１６０ないし１８０℃の温度の燐酸溶
液を用いることを特徴とする半導体素子のトランジスタ
製造方法。 - 【請求項５】第１請求項において、前記酸化膜は低温で
ＴＥＯＳまたはＳｉＨ4 によって２０００〜３０００Å
の厚さで蒸着される低温の酸化膜であることを特徴とす
る半導体素子のトランジスタ製造方法。 - 【請求項６】第１請求項において、前記酸化膜スペーサ
を形成するための非等方性エッチング工程はＲＩＥエッ
チング方法であることを特徴とする半導体素子のトラン
ジスタ製造方法。 - 【請求項７】第１請求項において、前記酸化膜スペーサ
を除去するためのエッチング工程はＨＦまたはＨＦとＮ
Ｈ4 Ｆの混合溶液を用いることを特徴とする半導体素子
のトランジスタ製造方法。 - 【請求項８】半導体素子のトランジスタ製造方法におい
て、ゲート電極用ポリシリコン膜上にマスク層を形成し
たのち、リソグラフィ工程と前記マスク層のエッチング
工程によってマスク層のパターンを形成する段階と、前
記段階から前記マスク層のパターンをエッチング防止層
とした等方性エッチング工程によって前記ポリシリコン
膜をシリコン基板が露出される時までエッチングし側面
が傾斜したポリシリコン膜のパターンを形成する段階
と、前記段階から前記マスク層のパターンをエッチング
工程によって前記ポリシリコン膜のパターンと同一な大
きさでエッチングしたのち、全体構造の上部に酸化膜を
蒸着する段階と、前記段階から前記蒸着された酸化膜と
非等方性エッチング工程によってエッチングし、酸化膜
スペーサを形成したのち前記マスク層のパターンをエッ
チング工程によって除去する段階と、前記段階からソー
ス及びドレイン領域を形成するために高濃度の不純物を
前記露出されたシリコン基板に注入したのち、前記露出
された、ポリシリコン膜のパターンとシリコン基板の表
面部に転移金属膜を形成する段階と、前記段階から前記
酸化膜スペーサをエッチング工程によって除去したの
ち、前記転移金属膜をエッチング防止層とした非等方性
エッチング工程によって前記ポリシリコン膜のパターン
の露出された側面部をエッチングしゲート電極を形成す
る段階と、前記段階から前記ソース及びドレイン領域に
低濃度の不純物を注入したのち、前記ソース及びドレイ
ン領域の形成のための不純物と他のタイプ（ｔｙｐｅ）
の不純物を傾斜注入する段階からなされることを特徴と
する半導体素子のトランジスタ製造方法。 - 【請求項９】第８請求項において、前記マスク層は窒化
膜を蒸着し形成されることを特徴とする半導体素子のト
ランジスタ製造方法。 - 【請求項１０】第８請求項において、前記ポリシリコン
膜のパターンを形成するための等方性エッチング工程は
ＨＦとＨＮＯ3 の混合溶液を用いることを特徴とする半
導体素子のトランジスタ製造方法。 - 【請求項１１】第８請求項において、前記ポリシリコン
膜のパターンと同一な大きさにするための前記マスク層
のパターンのエッチング工程と前記マスク層のパターン
を除去するためのエッチング工程は前記マスク層が窒化
膜からなされた場合１６０ないし１８０℃の温度の燐酸
溶液を用いることを特徴とする半導体素子のトランジス
タ製造方法。 - 【請求項１２】第８請求項において、前記酸化膜は低温
でＴＥＯＳまたはＳｉＨ4 によって２０００〜３０００
Åの厚さで蒸着される低温酸化膜であることを特徴とす
る半導体素子のトランジスタ製造方法。 - 【請求項１３】第８請求項において、前記酸化膜のスペ
ーサを形成するための非等方性エッチング工程はＲＩＥ
エッチング方法であることを特徴とする半導体素子のト
ランジスタ製造方法。 - 【請求項１４】第８請求項において、前記酸化膜のスペ
ーサを除去するためのエッチング工程はＨＦまたはＨＦ
とＮＨ4 Ｆの混合溶液を用いることを特徴とする半導体
素子のトランジスタ製造方法。 - 【請求項１５】第８請求項において、前記ソース及びド
レイン領域の形成のための不純物がＮ−タイプである場
合に前記傾斜注入される不純物はＰ−タイプの高濃度の
不純物であることを特徴とする半導体素子のトランジス
タ製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930029813A KR0122316B1 (ko) | 1993-12-27 | 1993-12-27 | 반도체 소자의 트랜지스터 형성방법 |
| KR93-29813 | 1993-12-28 | ||
| KR1019930030104A KR100187667B1 (ko) | 1993-12-28 | 1993-12-28 | 반도체 소자의 게이트 전극 형성방법 |
| KR93-30104 | 1993-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07326751A JPH07326751A (ja) | 1995-12-12 |
| JP2759872B2 true JP2759872B2 (ja) | 1998-05-28 |
Family
ID=26630102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6325105A Expired - Lifetime JP2759872B2 (ja) | 1993-12-27 | 1994-12-27 | 半導体素子のトランジスタ製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5472895A (ja) |
| JP (1) | JP2759872B2 (ja) |
| DE (1) | DE4446850C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5747852A (en) * | 1995-05-26 | 1998-05-05 | Advanced Micro Devices, Inc. | LDD MOS transistor with improved uniformity and controllability of alignment |
| US5723352A (en) * | 1995-08-03 | 1998-03-03 | Taiwan Semiconductor Manufacturing Company | Process to optimize performance and reliability of MOSFET devices |
| US5622899A (en) * | 1996-04-22 | 1997-04-22 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of fabricating semiconductor chips separated by scribe lines used for endpoint detection |
| JPH104092A (ja) * | 1996-06-14 | 1998-01-06 | Nec Corp | 半導体装置の製造方法 |
| US5753557A (en) * | 1996-10-07 | 1998-05-19 | Vanguard International Semiconductor Company | Bridge-free self aligned silicide process |
| US5702972A (en) * | 1997-01-27 | 1997-12-30 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of fabricating MOSFET devices |
| KR100294017B1 (en) * | 1997-08-27 | 2001-04-10 | Samsung Electronics Co Ltd | Method for manufacturing semiconductor device having analog characteristic |
| US5989967A (en) * | 1998-04-30 | 1999-11-23 | Advanced Micro Devices, Inc. | Transistor with ultra short length defined partially by sidewall oxidation of a gate conductor overlying the channel length |
| JP2007243003A (ja) * | 2006-03-10 | 2007-09-20 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US7727829B2 (en) * | 2007-02-06 | 2010-06-01 | Freescale Semiconductor, Inc. | Method of forming a semiconductor device having a removable sidewall spacer |
| US7737018B2 (en) * | 2007-02-06 | 2010-06-15 | Freescale Semiconductor, Inc. | Process of forming an electronic device including forming a gate electrode layer and forming a patterned masking layer |
| US7525138B2 (en) | 2007-05-03 | 2009-04-28 | Dsm Solutions, Inc. | JFET device with improved off-state leakage current and method of fabrication |
| WO2011105282A1 (ja) * | 2010-02-25 | 2011-09-01 | シャープ株式会社 | 配線形成方法、および、半導体基板の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4198250A (en) * | 1979-02-05 | 1980-04-15 | Intel Corporation | Shadow masking process for forming source and drain regions for field-effect transistors and like regions |
| US4818715A (en) * | 1987-07-09 | 1989-04-04 | Industrial Technology Research Institute | Method of fabricating a LDDFET with self-aligned silicide |
| FR2652448B1 (fr) * | 1989-09-28 | 1994-04-29 | Commissariat Energie Atomique | Procede de fabrication d'un circuit integre mis haute tension. |
| US5320974A (en) * | 1991-07-25 | 1994-06-14 | Matsushita Electric Industrial Co., Ltd. | Method for making semiconductor transistor device by implanting punch through stoppers |
| JP2564725B2 (ja) * | 1991-12-24 | 1996-12-18 | 株式会社半導体エネルギー研究所 | Ｍｏｓ型トランジスタの作製方法 |
| US5330925A (en) * | 1992-06-18 | 1994-07-19 | At&T Bell Laboratories | Method for making a MOS device |
-
1994
- 1994-12-27 US US08/364,046 patent/US5472895A/en not_active Expired - Lifetime
- 1994-12-27 DE DE4446850A patent/DE4446850C2/de not_active Expired - Fee Related
- 1994-12-27 JP JP6325105A patent/JP2759872B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5472895A (en) | 1995-12-05 |
| DE4446850C2 (de) | 2003-07-24 |
| JPH07326751A (ja) | 1995-12-12 |
| DE4446850A1 (de) | 1995-06-29 |
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