KR100187667B1 - 반도체 소자의 게이트 전극 형성방법 - Google Patents
반도체 소자의 게이트 전극 형성방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자의 게이트 전극을 형성하는 방법에 관한 것으로, 질화막을 사용하여 게이트 전극을 형성하므로써, 게이트 전극용 마스크의 임계치수보다 작은 게이트 전극을 얻을 수 있어 반도체 소자의 고집적화를 이룰 수 있도록 한 반도체 소자의 게이트 전극을 형성하는 방법에 관해 기술된다.
Description
제1a도 내지 제1h도는 본 발명에 의한 반도체 소자의 게이트 전극을 형성하는 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 폴리실리콘막
4A, 4B : 잔류 폴리실리콘막 5, 5A, 5B : 질화막
6 : 감광막 7 : 저온 산화막
7A : 저온 산화막 스페이서 8 : 불순물 영역
9 : 전이금속막
본 발명은 반도체 소자의 게이트 전극을 형성하는 방법에 관한 것으로, 특히 질화막을 사용하여 게이트 전극을 형성하므로써, 게이트 전극용 마스크의 임계치수보다 작은 게이트 전극을 얻을 수 있어 반도체 소자의 고집적화를 이룰 수 있도록 한 반도체 소자의 게이트 전극을 형성하는 방법에 관한 것이다.
종래의 게이트 전극 형성방법은 반도체 기판상에 필드 산화막 및 게이트 산화막이 형성되고, 그 상부에 폴리실리콘막을 증착한 다음, 상기 폴리실리콘막 상부에 감광막으로 소정의 패턴을 형성하고, 패턴화된 감광막을 사용한 식각공정을 수행하여 게이트 전극을 형성한다.
그러나 점차 반도체 소자가 고집적화 됨에 따라 게이트 전극의 패턴선폭이 작아지고 해상도도 떨어지게 되는데, 1μm이하의 선폭을 갖는 게이트 전극 형성시에는 폴리실리콘막의 식각 마스크로 사용되는 감광막 패턴 형성을 위한 임계치수에 의해 게이트 전극의 선폭이 결정되며, 임계치수 이하로 정상적인 감광막 패턴을 형성하기 위해서는 고도의 사진식각공정이 요구된다. 또한 이에 상응하는 고가의 노광기가 요구되는 문제점이 있다.
따라서, 본 발명은 상기한 문제를 해결하기 위하여, 기존의 노광기를 사용하되, 질화막을 사용하여 게이트 전극을 형성하므로써, 게이트 전극용 마스크의 임계치수보다 더 작은 게이트 전극의 형성을 가능하게 하며, 반도체 소자의 제조원가를 감소시키는 반도체 소자의 게이트 전극을 형성하는 방법을 제공함에 그 목적이 있다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제1a도 내지 제1h도는 본 발명에 의한 반도체 소자의 게이트 전극을 형성하는 단계를 도시한 단면도로서, 제1a도는 반도체 기판(1)상에 필드 산화막(2) 및 게이트 산화막(3)을 형성하고, 전체구조 상부에 도핑된 폴리실리콘막(4) 및 질화막(5)을 형성하고, 상기 질화막(5)상부에 게이트 전극용 마스크를 이용하여 소정의 패턴화된 감광막(6)을 형성한 상태를 도시한 것이다.
제1b도는 상기 패턴화된 감광막(6)을 이용한 식각공정으로 상기 질화막(5)을 건식식각하여 제1질화막 패턴(5A)을 형성한 상태를 도시한 것이다.
제1c도는 상기 제1질화막 패턴(5A)을 식각 마스크로하여 HF와 HNO3의 혼합용액에서 폴리실리콘막(4)을 습식식각하여 제1잔류 폴리실리콘막(4A)을 형성한 상태를 도시한 것이다.
제1d도는 상기 습식식각되고 남은 제1잔류 폴리실리콘막(4A)의 상부 크기와 동일하게 상기 제1질화막 패턴(5A)을 160∼180℃의 H3PO4를 사용하여 식각하여 제2질화막 패턴(5B)을 형성한 상태를 도시한 것이다.
제1e도는 전체구조 상부에 소정두께의 저온 산화막(7)을 증착한 상태를 도시한 것이다.
제1f도는 상기 저온 산화막(7)을 RIE등에 의한 비등방성식각을 실시하여 저온 산화막 스페이서(7A)를 형성하고, 인산용액으로 제2질화막 패턴(5B)을 제거한 다음, N+이온주입을 실시하여 소오스 및 드레인용 불순물 영역(8)을 형성한 상태를 도시한 것이다.
제1g도는 전이금속막(9)을 노출된 제1잔류 폴리실리콘막(4A) 및 반도체 기판(1) 상부에 형성한 다음, 황산과 과산화수소의 혼합용액으로 미반응 전이금속막을 제거한 상태를 도시한 것이다.
제1h도는 HF등에 의하여 측면의 저온 산화막 스페이서(7A)를 제거한 후, 상기 전이금속막(9)을 식각마스크로하여 상기 제1잔류 폴리실리콘막(4A)을 건식식각하여 제2잔류 폴리실리콘막(4B)을 형성하고, N-이온 주입을 실시한 후에 소정의 각도로 기울여서 P+이온주입을 상기 N-이온주입된 영역 하부에 형성되도록 실시하여 소정의 게이트 전극을 완성한 상태를 도시한 것이다.
상술한 바에 의거한 본 발명은 기존의 노광기를 사용하여 임계치수 이하의 게이트 전극을 형성할 수 있어, 반도체 제조시의 제품 원가를 절감할 수 있으며, 또한 임계치수 이하를 갖는 게이트 전극을 형성하여 고집적 반도체 소자의 제조를 용이하게 할 수 있다.
Claims (1)
- 반도체 소자의 게이트 전극 형성방법에 있어서, 반도체 기판(1)상에 필드 산화막(2) 및 게이트 산화막(3)을 형성하고, 전체구조 상부에 도핑된 폴리실리콘막(4) 및 질화막(5)을 형성하고, 상기 질화막(5) 상부에 게이트 전극용 마스크를 이용하여 소정의 패턴화된 감광막(6)을 형성하는 단계와, 상기 단계로부터 상기 패턴화된 감광막(6)을 이용한 식각공정으로 상기 질화막(5)을 건식식각하여 제1질화막 패턴(5A)을 형성하는 단계와 상기 단계로부터 상기 제1질화막 패턴(5A)을 식각 마스크로하여 혼합용액에서 폴리실리콘막(4)을 습식식각하여 제1잔류 폴리실리콘막(4A)을 형성하는 단계와, 상부 단계로부터 상기 습식식각되고 남은 제1잔류 폴리실리콘막(4A)의 상부 크기와 동일하게 상기 제1질화막 패턴(5A)을 인산용액으로 식각하여 제2질화막 패턴(5B)을 형성하는 단계와, 상기 단계로부터 전체구조 상부에 소정두께의 저온 산화막(7)을 증착한 후, 비등방성식각을 실시하여 저온 산화막 스페이서(7A)를 형성하고, N+이온주입을 실시하여 소오스 및 드레인용 불순물 영역(8)을 형성하는 단계와, 상기 단계로부터 전이금속막(9)을 노출된 제1잔류 폴리실리콘막(4A) 및 반도체 기판(1) 상부에 형성한 다음, 황산과 과산화수소의 혼합용액으로 미반응 전이금속막을 제거하는 단계와, 상기 단계로부터 상기 저온 산화막 스페이서(7A)를 제거한 후, 상기 전이금속막(9)을 식각마스크로하여 상기 제1잔류 폴리실리콘막(4A)을 건식식각하여 제2잔류 폴리실리콘막(4B)을 형성하고, N-이온주입을 실시한 후에 소정의 각도로 기울여서 P+이온주입을 상기 N-이온주입된 영역 하부에 형성되도록 실시하여 소정의 게이트 전극을 완성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
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