KR0122316B1 - 반도체 소자의 트랜지스터 형성방법 - Google Patents
반도체 소자의 트랜지스터 형성방법Info
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- KR0122316B1 KR0122316B1 KR1019930029813A KR930029813A KR0122316B1 KR 0122316 B1 KR0122316 B1 KR 0122316B1 KR 1019930029813 A KR1019930029813 A KR 1019930029813A KR 930029813 A KR930029813 A KR 930029813A KR 0122316 B1 KR0122316 B1 KR 0122316B1
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Abstract
본 발명은 반도체 소자의 트랜지스터 형성방법에 관한 것으로, 폴리실리콘막 상부에 질화막을 형성한 다음 패턴화하여 마스크로 이용하므로써 게이트 전극용 마스크의 임계치수보다 더 작은 게이트 전극을 형성할 수 있는 반도체 소자의 트랜지스터 형성방법에 관해 기술된다.
Description
제1도는 종래의 반도체 소자의 트랜지스터 형성방법을 설명하기 위한 소자의 단면도.
제2a도 내지 제2h도는 본 발명에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 폴리실리콘막
5 : 질화막 5A : 제1질화막 패턴
5B : 제2질화막 패턴 6 및 6A : 저온 산화막
7 : 소오스 영역 8 : 드레인 영역
9 : 감광막 패턴 10 : 전이 금속막
11 : 게이트 전극
본 발명은 반도체 소자의 트랜지스터 형성방법에 관한 것으로, 특히 폴리실리콘막 상부에 질화막을 형성한 다음 패턴화하여 마스크로 이용하므로서 게이트 전극용 마스크의 임계치수 보다 더 작은 게이트 전극을 형성할 수 있는 반도체 소자의 트랜지스터 형성방법에 관한 것이다.
일반적으로, 종래 반도체 소자의 트랜지스터 형성방법에 있어서, 게이트 전극은 제1도에 도시된 바와 같이 실리콘 기판(1)상에 필드 산화막(2), 게이트 산화막(3)을 형성한 후 전체구조 상부에 폴리실리콘막(4)을 형성하고 상기 폴리실리콘막(4) 상부에 감광막을 형성한 다음 마스크 공정 및 사진 식각공정에 의해 상기 감광막을 패턴화하고 상기 패턴화된 감광막 마스크 패턴(9)으로 상기 폴리실리콘막(4)을 식각하여 형성한 다. 그러나 반도체 소자의 고집적화에 따라 게이트 전극의 패턴선폭이 작아지고 해상도도 떨어지게 되는데 1㎛이하의 선폭을 갖는 게이트 전극 형성시에는 상기 폴리실리콘막(4)의 식각마스크로 사용되는 감광막 마스크 패턴형성을 위한 임계치수에 의해 게이트 전극의 선폭이 결정되며, 임계치수 이하로 정상적인 감광막 마스크 패턴을 형성하기 위해서는 고도의 사진식각공정이 요구되므로 고가의 노광기가 필요하게 된다.
따라서 본 발명은 폴리실리콘막 상부에 질화막을 형성한 다음 패턴화하여 마스크로 이용하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판상에 필드 산화막 및 게이트 산화막을 형성한 후 전체 상부면에 도핑된 폴리실리콘막 및 질화막을 형성하는 단계와, 상기 질화막 상부에 감광막 패턴을 형성한 후 상기 폴리실리콘막을 식각 방지층으로 하고 상기 감광막 패턴을 마스크로 이용한 건식 식각공정으로 제1질화막 패턴을 형성시키는 단계와, 상기 제1질화막 패턴을 마스크로 이용한 습식 식각공정으로 상기 폴리실리콘막을 패터닝하여 폴리실리콘 패턴을 형성시키는 단계와, 상기 제1질화막 패턴을 상기 폴리실리콘 패턴 상부와 동일한 크기로 식각하여 제2질화막 패턴을 형성시킨 후 소오스 및 드레인 영역에 N+이온을 주입하는 단계와, 전체 상부면에 저온 산화막을 형성시킨 후 RIE(Reactive Ion Etching)에 의한 비등방성 식각을 실시하여 상기 폴리실리콘 패턴 양측에 저온 산화막을 잔류시키고 상기 제2질화막 패턴을 제거하는 단계와, 상기 폴리실리콘 패턴, 소오스 및 드레인 영역 상부에 전이 금속막을 형성한 후 미반응 전이 금속막을 제거하는 단계와, 상기 폴리실리콘 패턴 및 전이 금속막 양측면의 저온 산화막을 제거한 후 상기 전이 금속막을 마스크로 한 거식 식각공정으로 상기 폴리실리콘 패턴의 노출된 부분을 제거하여 게이트 전극을 형성하고, N-이온을 주입하는 단계로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a 내지 2h도는 본 발명에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위한 소자의 단면도이다.
제2a도를 참조하면 실리콘 기판(1) 상에 필드 산화막(2) 및 게이트 산화막(3)을 형성한 후 전체상부면에 도핑된 폴리실리콘막(4) 및 질화막(5)이 형성된다. 상기 질화막(5) 상부에 감광막을 형성하고 마스크 공정 및 사진 식각공정으로 감광막 패턴(9)이 형성된다.
제2b도를 참조하면, 폴리실리콘막(4)을 식각방지층으로 하고 상기 감광막 패턴(9)을 식각 마스크로 이용한 건식 식각공정으로 제1질화막 패턴(5A)이 형성된다.
제2c도를 참조하면 제1질화막 패턴(5A)을 식각 마스크로 하고 HF와 HNO3의 혼합용액을 사용하여 상기 폴리실리콘막(4)을 습식 식각하여 폴리실리콘 패턴(4A)이 형성된다.
제2d도를 참조하면 제1질화막 패턴(5A)을 160 내지 180℃ 온도 조건에서 H3PO4를 사용한 습식 식각공정으로 상기 폴리실리콘 패턴(4A) 상부의 폭과 동일한 크기로 식각하여 제2질화막 패턴(5B)이 형성된다. 이후, 소오스 및 드레인 영역(7 및 8)에 N+이온을 주입한다.
제2e도를 참조하면 250 내지 450℃의 온도 조건에서 TEOS 또는 SiH4를 사용하여 2000 내지 3000Å 두께의 저온 산화막(6)을 이 전체 구조 상부에 형성한다.
제2f도를 참조하면 RIE(Reactive Ion Etching)등에 의한 비등방성 식각공정을 실시하여 상기 폴리실리콘 패턴(4A) 양측면에 저온 산화막(6A)이 잔류되고, 이후 인산용액으로 제2질화막 패턴(5B)이 제거된다.
제2g도를 참조하면 상기 폴리실리콘 패턴(4A)과 소오스 및 드레인 영역(7 및 8)의 상부에 W, Ti, Ta 및 Mo등의 전이 금속막(10)이 형성되고, 이후 황산과 과산화 수소의 혼합용액으로 미반응 전이금속막이 제거된다.
제2h도를 참조하면 상기 폴리실리콘 패턴(4A) 및 전이 금속막(10) 양측면에 형성된 저온 산화막(6A)이 HF 또는 HF 및 NH4F의 혼합용액 등으로 제거되고, 이후 상기 전이 금속막(10)을 마스크로 하여 상기 폴리실리콘 패턴(4A)의 노출된 부분을 건식 식각하여 게이트 전극(11)이 형성되고, 이후 N-이온을 주입한다.
상술한 바와 같이 본 발명에 의하면 폴리실리콘막 상부에 질화막을 형성한 후 패턴화하여 마스크로 이용하므로서 종래의 방법으로 형성가능한 임계수치 보다 더 작은 임계치수를 갖는 게이트 전극을 형성할 수 있고, 반도체 제조 원가를 절감할 수 있는 효과가 있다.
Claims (6)
- 반도체 소자의 트랜지스터 형성방법에 있어서, 실리콘 기판상에 필드 산화막 및 게이트 산화막을 형성한 후 전체 상부면에 도핑된 폴리실리콘막 및 질화막을 형성하는 단계와, 상기 질화막 상부에 감광막 패턴을 형성한 후 상기 폴리실리콘막을 식각 방지층으로 하고 상기 감광막 패턴을 마스크로 이용한 건식 식각공정으로 제1질화막 패턴을 형성시키는 단계와, 상기 제1질화막 패턴을 마스크로 이용한 습식 식각공정으로 상기 폴리실리콘막을 패터닝하여 폴리실리콘 패턴을 형성시키는 단계와, 상기 제1질화막 패턴을 상기 폴리실리콘 패턴 상부와 동일한 크기로 식각하여 제2질화막 패턴을 형성시킨후 소오스 및 드레인 영역에 N+이온을 주입하는 단계와, 전체 상부면에 저온 산화막을 형성시킨 후 RIE(Reactive Ion Etching)에 의한 비등방성 식각을 실시하여 상기 폴리 실리콘 패턴 양측에 저온 산화막을 잔류시키고 상기 제2질화막 패턴을 제거하는 단계와, 상기 폴리실리콘 패턴, 소오스 및 드레인 영역 상부에 전이 금속막을 형성한 후 미반응 전이 금속막을 제거하는 단계와, 상기 폴리실리콘 패턴 및 전이 금속막 양측면의 저온 산화막을 제거한 후 상기 전이 금속막을 마스크로 한 건식 식각공정으로 상기 폴리실리콘 패턴의 노출된 부분을 제거하여 게이트 전극을 형성하고, N-이온을 주입하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제1항에 있어서, 상기 폴리실리콘막에 실시되는 습식 식각공정은 HF와 NHO3의 혼합용액을 사용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제1항에 있어서, 상기 제1질화막 패턴은 160 내지 180℃ 온도 조건에서 H3PO4를 사용한 습식 식각공정으로 상기 제1질화막 패턴을 식각하므로서 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제1항에 있어서, 상기 저온 산화막은 250 내지 450℃의 온도조건에서 TEOS 또는 SiH4를 사용하여 2000 내지 3000Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제1항에 있어서, 상기 전이 금속막은 W, Ti, Ta 및 Mo중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제1항에 있어서, 상기 폴리실리콘 패턴 및 전이 금속막 양측벽에 형성된 상기 저온 산화막은 HF 또는 HH4F의 혼합용액에 의해 제거되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930029813A KR0122316B1 (ko) | 1993-12-27 | 1993-12-27 | 반도체 소자의 트랜지스터 형성방법 |
| US08/364,046 US5472895A (en) | 1993-12-27 | 1994-12-27 | Method for manufacturing a transistor of a semiconductor device |
| DE4446850A DE4446850C2 (de) | 1993-12-27 | 1994-12-27 | Verfahren zur Herstellung eines Transistors für eine Halbleitervorrichtung |
| JP6325105A JP2759872B2 (ja) | 1993-12-27 | 1994-12-27 | 半導体素子のトランジスタ製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930029813A KR0122316B1 (ko) | 1993-12-27 | 1993-12-27 | 반도체 소자의 트랜지스터 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0122316B1 true KR0122316B1 (ko) | 1997-11-26 |
Family
ID=19372815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019930029813A KR0122316B1 (ko) | 1993-12-27 | 1993-12-27 | 반도체 소자의 트랜지스터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0122316B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100769415B1 (ko) * | 2001-05-23 | 2007-10-22 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치의 제조방법 |
-
1993
- 1993-12-27 KR KR1019930029813A patent/KR0122316B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100769415B1 (ko) * | 2001-05-23 | 2007-10-22 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치의 제조방법 |
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