KR100769415B1 - 반도체장치의 제조방법 - Google Patents

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Abstract

본 발명은 서로 에칭 특성이 다른 2종류 이상의 산화막의 형성을 수반하는 경우, 에칭 선택비의 악화를 회피할 수 있는 에칭 공정을 포함하는 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.
게이트전극의 측면 상에 NSG막, TEOS막 등의 제 1 산화막과, BPSG막, PSG막 등의 제 2 산화막을 포함하는 적층막 측벽을 형성한다. 그 후, 적층막 측벽을 MIS 트랜지스터의 소스·드레인형성용 주입마스크로서 사용한 후, 제 2 산화막을 선택적으로 제거할 때, 불소산과 무기산(염산, 황산 등)을 포함하는 혼합수용액으로 습식에칭한다. 이로 인해, 각 산화막의 에칭 선택비를 크게 하여, 상층의 제 2 산화막만을 제거한다.
게이트전극, 적층막 측벽

Description

반도체장치의 제조방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
도 1은 각종 산화막의 에칭율(㎚/분)을 HCL 농도에 의해 조정한 pH에 대한 상관관계로 나타내는 에칭율/pH 상관도.
도 2는 BPSG막/th-SiO2막 사이의 에칭 선택비 및 BPSG막/NSG막 사이의 에칭 선택비와 에칭 수용액의 pH와의 상관관계를 나타내는 에칭 선택비/pH 상관도.
도 3의 (a)∼(d)는 본 발명의 실시예에 의한 반도체장치의 형성공정을 나타내는 단면도.
도 4의 (a), (b)는 도 3의 (d)에 나타내는 공정에서의 SiN막 및 NSG막의 잔존상태를 종래예와 본 실시예에서 비교하여 나타내는 MISFET의 단면도.
도 5의 (a), (b)는 본 발명의 실시예의 2개의 변형예에 관한 반도체장치의 제조공정의 일부를 나타내는 단면도.
도 6은 각 습식에칭액에서의 에칭 평가를 위한 실험 결과 얻어진 각종 산화막의 에칭율과 선택비를 표로 나타내는 도면.
도 7의 (a)∼(g)는 제 2 실시예에 관한 반도체장치의 제조공정을 나타내는 단면도.
도 8의 (a)∼(d)는 제 3 실시예에 관한 반도체장치의 제조공정을 나타내는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 반도체기판 2 : 분리산화막
3 : n웰 4 : p웰
5 : 게이트절연막 6 : 도핑되지 않은 폴리실리콘막
7 : 배리어메탈(TiN)막 8 : 메탈(W)막
9, 11 : SiN막 10 : NSG막
12 : BPSG막 13 : p형 확산층
14 : n형 확산층
본 발명은 반도체장치의 제조공정에서, 막질이 서로 다른 2종류 이상의 산화막으로 이루어지는 적층막을 사용하는 반도체장치의 제조방법에 관한 것이고, 상세하게는 적층막의 선택적인 습식에칭에 관한 것이다.
최근, 다수의 소자를 집적화하여 구성되는 초 LSI 장치에서는, 기술지향이 미세화, 고밀도화, 고속화 및 저소비전력화로 진행되는 가운데, 소자치수의 미세화가 진행되고 있다. 이 소자치수의 미세화의 진행에 따라, 소자의 일부를 구성하는 피막의 박막화나, 각부의 미세화가 극한화되면, 원하는 소자특성을 유지하는데 있어서, 피막의 막감소나 각부 형상의 예측할 수 없는 변화를 무시할 수 없게 된다. 특히, 다층막의 습식에칭 공정을 행하는 경우, 그 에칭 공정에서의 다층막 사이의 에칭의 선택성을 제어하는 것이 중요하게 된다.
종래, MIS형 트랜지스터를 포함하는 초 LSI 제조공정에서는, 산화막을 선택적으로 제거할 때에는, 기상 HF 에칭이나 불소산이나 버퍼드(buffered) 불소산을 이용한 습식에칭이 자주 사용되고 있다.
그러나, 상술한 기상 HF 에칭에 의한 BPSG막(PSG막)의 선택 에칭은 프로세스 손상을 지닌 산화막을 남기고 싶은 경우에, 에칭 특성의 변화에 의해서 원래 남겨 두고 싶은 산화막이 HF에 의해서 에칭되는 경우가 있다.
또한, 에칭 특성이 서로 다른 2종류 이상의 산화막 중 한 쪽의 산화막만을 선택적으로 제거할 때, 일반적으로 사용되는 불소산이나 버퍼드 불소산을 사용하면, 불소산이나 버퍼드 불소산은 이종 산화막에 대한 에칭 선택성이 작기 때문에, 남기고 싶은 산화막도 제거되어, 산화막의 원하는 형상이나 두께가 얻어지지 않는다.
게다가, 불소산이나 버퍼드 불소산에 의한 습식에칭을 행하면, 실리콘기판이나 폴리실리콘 부재 등의 실리콘층의 표면이 노출되어 있는 경우에는, 실리콘층의 표면에 얼룩이 생길 우려가 있다. 그리고, 그 후의 공정에서, 예컨대, 실리사이드막 형성시의 코발트(Co) 또는 티타늄(Ti)을 포함하는 분위기에 접했을 때, 그 얼룩 위에 Co막 또는 Ti막이 퇴적된다. 그 결과, Si 기판의 표면부에서의 실리사이드화 반응이 저지되어, 반도체장치의 불량을 일으키는 경우가 있다.
본 발명의 목적은 NSG막, BPSG막 등의 서로 막질이 다른 2종류의 산화막의 한 쪽을 선택적으로 에칭할 때에, 에칭 선택비의 악화를 회피할 수 있는 수단을 강구함으로써, 소자의 산화막 두께나 형상 등을 적절히 유지하는 것이다.
본 발명의 제 1 반도체장치의 제조방법은 반도체기판 상에 게이트절연막과 그 위의 게이트전극을 설치한 MIS형 트랜지스터를 갖는 반도체장치의 제조공정에 있어서, 게이트전극의 측면 상에 에칭 특성이 서로 다른 제 1 산화막과 제 2 산화막을 포함하는 측벽을 형성하는 공정 (a)와, 상기 측벽을 마스크로 하여 소스·드레인영역형성용 이온주입을 행하는 공정 (b)와, 상기 측벽을 불소산과 무기산을 포함하는 혼합수용액으로 에칭하여, 상기 제 2 산화막을 선택적으로 제거하는 공정 (c)를 포함하고 있다.
이 방법에 의해, 에칭 선택비가 큰 불소산과 무기산을 포함하는 혼합수용액으로 에칭함으로써, 에칭되는 것을 회피하고 싶은 제 1 산화막의 에칭량을 억제할 수 있다.
상기 공정 (a)에서는, 상기 제 1 산화막으로서 도핑되지 않은 실리콘산화막을 형성하고, 상기 제 2 산화막으로서 도핑된 실리콘산화막을 형성함으로써, 불소산과 무기산을 포함하는 혼합수용액이 특히, 도핑되지 않은 산화막과, 도핑된 산화막에 대한 에칭 선택비가 큰 특성을 갖는 것을 이용하여, 제 1 산화막의 에칭량을 확실히 억제할 수 있다.
상기 도핑되지 않은 실리콘산화막은 NSG막, TEOS막, HTO(High Temperature Oxide)막 또는 플라즈마 산화막이고, 상기 도핑된 산화막은 BPSG막, PSG막 또는 BSG막인 것이 한층 더 바람직하다.
상기 공정 (c)에서는, 상기 혼합수용액으로서 불소산을 0.01∼1.0중량%, 무기산을 0.001∼30.0중량%로 하는 범위에서 선택되는 혼합비를 갖는 수용액을 사용하는 것이 바람직하다.
상기 공정 (c)에서는, 상기 무기산으로서 염산, 황산 또는 초산을 사용하는 것이 바람직하다.
상기 게이트전극은 폴리실리콘, 폴리메탈 또는 메탈로 형성되어 있는 어떠한 경우에도, 본 발명을 적용할 수 있다.
상기 공정 (c) 후, 과산화수소수 또는 오존수를 포함하는 액으로 세정하는 공정을 추가로 포함함으로써, 기판표면 상에 안정된 화학산화막이 형성되어, 얼룩의 발생도 억제된다.
그 경우, 상기 과산화수소수를 포함하는 액에서의 과산화수소의 농도는 0.01∼30.0중량%의 범위 내인 것이 바람직하고, 상기 오존수를 포함하는 액에서의 오존의 농도는 0.1∼150.0ppm의 범위 내인 것이 바람직하다.
상기 공정 (a)는, 게이트전극의 상면 및 측면 상에 상기 제 1 산화막을 형성하는 부공정과, 상기 제 1 산화막 상에 질화막을 형성하는 부공정과, 상기 질화막 상에 상기 제 2 산화막을 형성하는 부공정과, 상기 제 2 산화막을 에치 백하여, 거의 L자 형상의 제 1 산화막 및 질화막으로 이루어진 2층막과, 부채형상의 제 2 산화막으로 구성되는 적층막 측벽을 형성하는 부공정을 포함하며, 상기 공정 (c)에서 는, 상기 게이트전극의 측면 상에 거의 L자 형상의 제 1 산화막 및 질화막으로 이루어진 2층막 측벽을 형성함으로써, MIS 트랜지스터가 미세화되었을 때에도 게이트전극 사이의 간격을 넓게 유지하여, 층간절연막의 매설을 확보할 수 있다.
본 발명의 제 2 반도체장치의 제조방법은, 기판 상에 서로 에칭 특성이 다른 2개의 절연막을 포함하는 적층막을 형성하는 공정 (a)와, 상기 적층막을 불소산과 무기산과의 혼합수용액에 의해 선택적으로 에칭 제거하는 공정 (b)를 포함하며, 상기 공정 (b)에서는, 상기 혼합수용액에 의해 상기 2개의 절연막 사이의 에칭 선택비를 크게 하는 방법이다.
이 방법에 의해, 에칭 선택비가 큰 불소산과 무기산을 포함하는 혼합수용액으로 에칭함으로써, 에칭되는 것을 회피하고 싶은 절연막의 에칭량을 억제할 수 있다.
상기 절연막은 실리콘산화막, 실리콘질화막 또는 실리콘산질화막인 것이 바람직하다.
상기 공정 (b)에서는, 상기 혼합수용액으로서 불소산을 0.01∼1.0중량%, 무기산을 0.001∼30.0중량%로 하는 범위에서 선택되는 혼합비를 갖는 수용액을 사용하는 것이 바람직하다.
본 발명의 제 3 반도체장치의 제조방법은, MIS형 트랜지스터를 갖는 반도체장치의 제조공정에 있어서, 반도체기판의 표면에 게이트산화막을 형성하는 공정 (a)와, 상기 게이트산화막 상에 상기 게이트산화막을 거의 남긴 상태로 게이트전극을 형성하는 공정 (b)와, 상기 게이트전극의 측면 상에 상기 게이트산화막과는 에 칭 특성이 다른 산화막을 포함하는 측벽을 형성하는 동시에, 상기 게이트산화막 중 노출되어 있는 부분을 제거하는 공정 (c)와, 상기 측벽을 마스크로 하여 소스·드레인영역형성용 이온주입을 행하는 공정 (d)와, 상기 측벽을 불소산과 무기산과의 혼합수용액으로 에칭하는 공정 (e)와, 상기 공정 (e) 후, 상기 반도체기판을 과산화수소수 또는 오존수를 포함하는 액으로 세정하는 공정 (f)를 포함하고 있다.
이 방법에 의해, 에칭 선택비가 큰 불소산과 무기산을 포함하는 혼합수용액으로 에칭함으로써, 에칭되는 것을 회피하고 싶은 제 1 산화막의 에칭량을 억제할 수 있는 동시에, 공정 (e)에서 반도체기판 표면이 노출되었을 때에도, 표면 상에 안정된 화학산화막을 형성할 수 있어, 얼룩의 발생도 억제된다.
상기 공정 (f)에서는, 상기 과산화수소수를 포함하는 액에서의 과산화수소의 농도를 0.01∼30.0중량%의 범위 내에서 선택된 농도로 하고, 상기 오존수를 포함하는 액에서의 오존의 농도를 0.1∼150.0ppm의 범위 내에서 선택된 농도로 하는 것이 바람직하다.
본 발명의 제 4 반도체장치의 제조방법은, 소자분리용 절연막을 갖는 반도체장치의 제조방법에 있어서, 반도체기판 상에 에칭 특성이 서로 다른 보호막과 내산화성막을 순차 형성하는 공정 (a)와, 상기 내산화성막을 패터닝하여 에칭 마스크를 형성하는 공정 (b)와, 상기 에칭 마스크를 부착한 상태로 상기 보호막을 불소산과 무기산을 포함하는 혼합수용액으로 에칭하여, 상기 에칭 마스크 아래에 패드막을 남기는 공정 (c)와, 상기 에칭 마스크를 부착한 상태로 상기 반도체기판을 건식에칭하여, 트렌치를 형성하는 공정 (d)와, 상기 패드막 중 상기 트렌치에 노출되어 있는 측면부를 불소산과 무기산을 포함하는 혼합수용액에 의해 에칭하는 공정 (e)를 포함하고 있다.
이 방법에 의해, 공정 (c)나 공정 (e)에서 에칭 선택비가 큰 불소산과 무기산을 포함하는 혼합수용액으로 에칭함으로써, 내산화성막으로 이루어지는 에칭 마스크의 치수 변화를 억제할 수 있다.
상기 공정 (a)에서는, 상기 보호막으로서 실리콘산화막을 형성하고, 상기 내산화성막으로서 실리콘질화막을 형성함으로써, 큰 에칭 선택비를 얻을 수 있다.
상기 공정 (c) 및 상기 공정 (e)에서는, 상기 혼합수용액으로서 불소산을 0.01∼1.0중량%, 무기산을 0.001∼30.0중량%로 하는 범위에서 선택되는 혼합비를 갖는 수용액을 사용하는 것이 바람직하다.
상기 공정 (c) 및 상기 공정 (e) 후, 과산화수소수 또는 오존수를 포함하는 액으로 세정하는 공정을 추가로 포함함으로써, 기판표면 상에 안정된 화학산화막이 형성되어, 얼룩의 발생도 억제된다.
상기 과산화수소수를 포함하는 액에서의 과산화수소의 농도는 0.01∼30.0중량%의 범위 내인 것이 바람직하고, 상기 오존수를 포함하는 액에서의 오존의 농도는 0.1∼150.0ppm의 범위 내인 것이 바람직하다.
본 발명의 제 5 반도체장치의 제조방법은, 폴리실리콘으로 이루어지는 밑면이 있는 통형상구조의 커패시터 전극을 갖는 반도체장치의 제조공정에 있어서, 반도체기판 상에 층간막을 형성하는 공정 (a)와, 상기 층간막 상에 상기 층간막과 에칭 특성이 다른 스페이서층을 형성하는 공정 (b)와, 상기 스페이서층을 에칭하여 오목부를 갖는 통형상 스페이서를 형성하는 공정 (c)와, 기판 상에 도핑된 실리콘막과 레지스트막을 형성한 후, 그 레지스트막과 상기 도핑된 실리콘막과의 에치 백을 행하여, 상기 오목부의 벽부를 따라 상기 도핑된 실리콘막으로 이루어지는 밑면이 있는 통형상을 남기는 공정 (d)와, 상기 스페이서층을 불소산과 무기산을 포함하는 혼합수용액으로 에칭하여, 상기 밑면이 있는 통형상의 내벽면 및 외벽면을 노출시키는 공정 (e)를 포함하고 있다.
이 방법에 의해, 상기 공정 (e)에서 스페이서층의 선택 에칭시에, 이러한 습식에칭법을 사용함으로써, 종래 사용하였던 기상 HF에서의 과제인 에칭 잔사, 입자 등을 발생시키지 않고, 확실히 에칭 제거할 수 있다.
상기 공정 (a)에서는, 상기 층간막으로서 도핑되지 않은 실리콘산화막을 형성하고, 상기 공정 (b)에서는, 상기 스페이서층으로서 도핑된 실리콘산화막을 형성하는 것이 바람직하다.
상기 스페이서층은 적어도 인을 포함하는 실리콘산화막인 것이 바람직하다.
상기 공정 (b) 전에, 상기 층간막 상에 질화막을 형성하는 공정과, 상기 공정 (c) 후이며 상기 공정 (d) 전에, 에칭에 의해 상기 질화막 중 상기 오목부의 저면에 위치하는 부분을 제거하여 질화막 마스크를 형성하는 공정을 추가로 포함하며, 상기 공정 (e)에서는, 상기 질화막 마스크를 부착한 상태로 에칭을 행함으로써, 층간막이 에칭되지 않도록 보호할 수 있다.
상기 공정 (e)에서는, 상기 혼합수용액으로서 불소산을 0.01∼1.0중량%, 무기산을 0.001∼30.0중량%로 하는 범위에서 선택되는 혼합비를 갖는 수용액을 사용 하는 것이 바람직하다.
(실시예)
(제 1 실시예)
이하, 본 발명의 반도체장치의 제조방법에 대한 제 1 실시예를 도면을 참조하여 상세하게 설명한다.
-발명의 기초가 되는 실험결과-
이 실험에서, 선택 에칭을 위한 습식에칭액으로서 사용한 것은 불소산(이하, DHF라고 한다)과 염산(이하, HCL라고 한다)을 포함하는 혼합수용액이다.
도 6은 이들 각 습식에칭액에서의 에칭 평가를 위한 실험 결과 얻어진 각종 산화막의 에칭율과 선택비를 표로 나타낸 도면이다. 실험은 하기와 같이 행해졌다.
실리콘기판 상에 열산화실리콘막(이하, th-SiO2막이라고 한다), 상압 CVD에 의한 NSG막, 상압 CVD에 의한 BPSG(붕소농도 3.5%, 인농도 4.5%)막, 감압 CVD에 의한 질화막(이하, LP-SiN이라고 한다), 인이 도핑된 폴리실리콘막(이하, DPS라고 한다)을 각각 개별로 퇴적한 샘플을 준비하고, 다음으로 이들 샘플 중 NSG막, BPSG막이 형성된 것은 800℃에서 10초의 순간열 어닐링(Rapid Thermal Anneal: 이하, RTA라고 한다) 처리를 행하여, 이 처리가 끝난 샘플을 중량비로 HF 농도 0.1%의 불소산수용액과, pH 조정을 위한 염산수용액을 첨가한 혼합수용액에 침지한다. 여기서, pH 조정용의 염산수용액은 HCL 농도가 0.03%, 0.12%, 0.3%, 0.6%의 각 농도로 조정되어 있고, 샘플은 이 각 농도로 조정된 개별의 혼합수용액에 각각 순서대로 5분간 씩 침지된다. 이어서, 샘플을 순수로 세정하고, 건조한 후, 에칭율과 각종 산화막 사이의 에칭 선택비를 구하였다. 도 6에서 BPSG막/열산화막 사이의 에칭 선택비와, BPSG막/NSG막 사이의 에칭 선택비가 HCL 농도 및 그것에 대응하는 pH마다 나타나 있다.
도 1은 도 6에 나타내는 각종 산화막의 에칭율(㎚/분)을 상술한 HCL 농도에 의해 조정한 pH에 대한 상관관계로 나타내는 에칭율/pH 상관도이다. 도 9는 각종 산화막의 에칭율 및 선택비의 HF 농도의존성을 표로 나타낸 도면이다. 도 10은 각종 산화막의 에칭율 및 선택비의 pH 의존성을 표로 나타낸 도면이다.
도 1에 나타내는 바와 같이, 열산화막인 th-SiO2막(도 6 중에서는 간단히 SiO2로 표기)의 에칭율은 pH가 작아질수록(산성이 강해질수록) 저하된다. 즉, 도 6의 최상단에 나타나 있는 바와 같이, HCL 농도가 0이고 HF 농도가 0.1%인 불소산수용액을 사용한 경우에는, 열산화막의 에칭율은 0.21㎚/분이지만, HF 농도가 0.1%인 불소산수용액에 HCL 농도가 0.6%인 염산수용액을 첨가한 혼합액을 사용한 경우에는, 열산화막의 에칭율은 0.13㎚/분이 된다.
또, NSG막의 에칭율도 pH가 작아질수록(산성이 강해질수록) 저하된다. 즉, 도 6의 최상단에 나타나 있는 바와 같이, HCL 농도가 0이고 HF 농도가 0.1%인 불소산수용액을 사용한 경우에는, NSG막의 에칭율은 1.36㎚/분이지만, HF 농도가 0.1%인 불소산수용액에 HCL 농도가 0.6%인 염산수용액을 첨가한 혼합액을 사용한 경우에는, NSG막의 에칭율은 0.87㎚/분이 된다.
또한, BPSG막의 에칭율은 pH가 작아질수록(산성이 강해질수록) 증대된다. 즉, 도 6의 최상단에 나타나 있는 바와 같이, HCL 농도가 0이고 HF 농도가 0.1%인 불소산수용액을 사용한 경우에는, BPSG막의 에칭율은 4.28㎚/분이지만, HF 농도가 0.1%인 불소산수용액에 HCL 농도가 0.6%인 염산수용액을 첨가한 혼합액을 사용한 경우에는, BPSG막의 에칭율은 5.98㎚/분이 된다.
또, 도 1에 나타내는 바와 같이, 질화막(도 6 중에서는 간단히 SiN으로 표기)의 에칭율은 pH가 작아질수록(산성이 강해질수록) 저하된다. 즉, 도 6의 최상단에 나타나 있는 바와 같이, HCL 농도가 0이고 HF 농도가 0.1%인 불소산수용액을 사용한 경우에는, 질화막의 에칭율은 0.11㎚/분이지만, HF 농도가 0.1%인 불소산수용액에 HCL 농도가 0.6%인 염산수용액을 첨가한 혼합액을 사용한 경우에는, 질화막의 에칭율은 0.05㎚/분이 된다.
게다가, 도 1에 나타내는 바와 같이, 인이 도핑된 폴리실리콘막(도 6 중에서는 간단히 DPS로 표기)의 에칭율은 pH에 의존하지 않고 일정하다. 즉, 도 6의 최상단에 나타나 있는 바와 같이, HCL 농도가 0이어도 0.6%여도 폴리실리콘막의 에칭율은 0.02㎚/분이다.
도 2는 BPSG막/th-SiO2막 사이의 에칭 선택비, BPSG막/NSG막 사이의 에칭 선택비, SiO2막/SiN막 사이의 에칭 선택비, BPSG막/SiN막 사이의 에칭 선택비, BPSG막/DPS막 사이의 에칭 선택비와 pH와의 상관관계를 나타내는 에칭 선택비/pH 상관도이다.
도 2에 나타내는 바와 같이, BPSG막/th-SiO2막 사이의 에칭 선택비는 HCL 농도가 0이고 HF 농도가 0.1%인 불소산수용액을 사용한 경우에는, 20.4이지만, HF 농도가 0.1%인 불소산수용액에 HCL 농도가 0.03∼0.6%인 염산수용액을 첨가한 혼합액을 사용한 경우에는, 25.2∼47.8로 HCL 농도가 높아질수록(pH가 작아질수록) 증대된다.
도 2에 나타내는 바와 같이, BPSG막/NSG막 사이의 에칭 선택비는 HCL 농도가 0이고 HF 농도가 0.1%인 불소산수용액을 사용한 경우에는, 3.1이지만, HF 농도가 0.1%인 불소산수용액에 HCL 농도가 0.03∼0.6%인 염산수용액을 첨가한 혼합액을 사용한 경우에는, 4.0∼6.9로 HCL 농도가 높아질수록(pH가 작아질수록) 증대된다.
도 2에 나타내는 바와 같이, th-SiO2막/SiN막 사이의 에칭 선택비는 HCL 농도가 0이고 HF 농도가 0.1%인 불소산수용액을 사용한 경우에는, 1.9이지만, HF 농도가 0.1%인 불소산수용액에 HCL 농도가 0.3∼0.6%인 염산수용액을 첨가한 혼합액을 사용한 경우에는, 2.1∼2.5로 HCL 농도가 높아질수록(pH가 작아질수록) 증대된다.
도 2에 나타내는 바와 같이, BPSG막/SiN막 사이의 에칭 선택비는 HCL 농도가 0이고 HF 농도가 0.1%인 불소산수용액을 사용한 경우에는, 1.9이지만, HF 농도가 0.1%인 불소산수용액에 HCL 농도가 0.3∼0.6%인 염산수용액을 첨가한 혼합액을 사용한 경우에는, 2.1∼2.5로 HCL 농도가 높아질수록(pH가 작아질수록) 증대된다.
도 2에 나타내는 바와 같이, 절연막 사이의 에칭 선택비는 pH에 의존하고 있 어, pH를 변화시키는 범위 내의 임의의 에칭 선택비를 제어할 수 있다.
이 실험 결과를 보면, HF 농도 0.1%인 불소산수용액 중에 염산수용액을 첨가하여, pH를 조정함으로써, th-SiO2막/SiN막의 에칭 선택비는 1.9∼2.5의 범위로 조정이 가능하다.
또한, 도 2에 나타내는 바와 같이, HF 농도 0.1%에 첨가하는 HCL의 농도를 예컨대, 0∼0.3∼0.6%의 범위 내에서 변화시킴으로써, BPSG막/th-SiO2막의 에칭 선택비를 20.4∼36.7∼44.8의 범위 내에서 제어할 수 있고, BPSG막/NSG막의 에칭 선택비를 3.1∼5.9∼6.9의 범위 내에서 제어할 수 있다. 즉, 무기산을 첨가하여, 임의의 pH를 변화시키는 범위 내에서 목적으로 하는 에칭 선택비로 제어하는 것이 가능하다.
또, pH의 조정에는 염산을 사용하였지만, 다른 무기산인 황산 또는 초산을 사용하여도 본 실시예의 효과가 얻어진다.
-제조공정-
다음에, MIS 트랜지스터의 게이트전극의 측면 상에 거의 L자 형상의 SiN막/NSG막의 2층막으로 이루어지는 측벽을 형성하기 위한 공정에 대하여 설명한다.
도 3의 (a)∼(d)는 본 발명의 제 1 실시예에 관한 반도체장치의 제조공정을 나타내는 단면도이다. 또한, 도 4의 (a), (b)는 도 3의 (d)에 나타내는 공정에서의 SiN막 및 NSG막의 잔존상태를 종래예와 본 실시예에서 비교하여 나타내는 MISFET의 단면도이다.
우선, 도 3의 (a)에 나타내는 공정에서, 실리콘기판(1)에 트렌치 분리(Shallow Trench Isolation: 이하, STI라고 한다)에 의한 소자분리영역의 th-SiO2막(2)(이하, 분리산화막이라고 한다)을 형성하여, n웰(3)에 의한 n형 MISFET 형성영역 Rnmis와, p웰(4)에 의한 p형 MISFET 형성영역 Rpmis를 규정한다. 다음에, 실리콘기판(1) 상에 th-SiO2막으로 이루어지는 게이트절연막(5)과, 폴리실리콘막(6)과, 질화티타늄(TiN) 또는 질화텅스텐(WN) 등의 배리어메탈막(7)과, 텅스텐(W)막 등의 고융점 금속막(8)과, SiN막(9)을 순차 퇴적한다.
다음에, 도 3의 (b)에 나타내는 공정에서, 게이트전극 형성영역을 덮는 레지스트 패턴(도시생략)을 사용하여, SiN막(9)에 대하여 에칭을 행한 후, 그 레지스트 패턴을 애싱(ashing)에 의해 제거하고, 그 후, 패턴화된 SiN막(9)을 하드마스크로서 사용하여, 고융점금속막(8)과, 배리어메탈막(7)과, 폴리실리콘막(6)과, 게이트절연막(5)을 패터닝한다. 이로 인해, n형 MISFET 형성영역 Rnmis 상 및 p형 MISFET 형성영역 Rpmis 상에 각각 게이트절연막(5)을 개재하여 폴리실리콘막(6), 배리어메탈막(7) 및 고융점금속막(8)으로 이루어지는 폴리메탈 게이트전극이 형성된다.
여기서, 폴리메탈 게이트구조 대신에, 폴리실리콘 게이트구조 또는 고융점금속막으로 이루어지는 메탈 게이트구조를 갖는 게이트전극을 형성하여도 된다.
다음에, 포토리소그래피(photolithography) 공정을 거쳐, 폴리메탈 게이트전극을 마스크로 하는 저에너지의 이온주입 확산을 행하여, 얕은 확산층(저농도 소스 ·드레인영역 또는 확장영역)을 형성한다.
그 후, 도 3의 (c)에 나타내는 공정에서, 기판 상에 상압 CVD에 의해 제 1 산화막인 두께 약 10㎚의 NSG막(10)을 퇴적하고, 또한, NSG막(10) 상에 감압 CVD에 의해 두께 약 10㎚의 SiN막(11)을 퇴적하며, 이어서, SiN막(11) 상에 상압 CVD에 의해 제 2 산화막인 두께 약 60㎚의 BPSG(붕소농도 3.5%, 인농도 4.5%)막(12)을 퇴적한다. 여기서, NSG막 대신에 제 1 산화막에 TEOS막 또는 플라즈마 산화막을 사용하여도 된다. 또, BPSG막 대신에 제 2 산화막에 PSG막을 사용하여도 된다.
이어서, 800℃에서 10초의 RTA 처리로 소성한 후, 에치 백을 행하여, BPSG막(또는 PSG막)/SiN막/NSG막으로 이루어지는 3층 구조의 LDD용 측벽을 형성한다.
계속해서, 도 3의 (d)에 나타내는 공정에서, 포토리소그래피 공정, 주입공정을 거쳐, 소스·드레인영역이 되는 표면확산층으로서 p형 확산층(13), n형 확산층(14)을 형성하고, 게다가, BPSG막(12)을 선택적으로 습식에칭으로 제거함으로써, 폴리메탈 게이트전극의 측면 상에 SiN막(11) 및 NSG막(10)을 갖는 n형 MISFET 및 p형 MISFET가 형성된다.
이 때, 종래의 기상 HF에 의한 산화막 에칭에 의하면, 도 4의 (a)에 나타내는 바와 같이, 산화막은 프로세스 손상을 받고 있기 때문에, BPSG막/NSG막의 에칭 선택비가 작아지고, BPSG막의 제거시에 NSG막의 일부도 에칭되어, 측면 에치부가 발생한다. 또한, 도 4의 (a)에 나타나 있지 않지만, 그 후의 실리사이드 형성공정에서 NSG막의 측면 에치부에 실리사이드가 형성되면, 실리사이드층이 채널영역에 접촉하는 등 전기특성 불량을 일으킬 우려가 있다.
그것에 대해, 본 실시예에서는 HF 농도가 0.1%인 불소산수용액과, HCL 농도가 0.3%인 염산과의 혼합수용액에 실리콘기판을 15분간 침지하여 수세한 후, 이어서 중량비 5ppm의 오존(O3)을 포함하는 물(이하, 오존수라고 한다)에 의해 3분간의 린스처리를 하고, 또한 수세하여 건조한다.
그 결과, 본 실시예에서는 도 4의 (b)에 나타내는 바와 같이, 분리산화막(2)의 에칭이나, NSG막(10)의 측면에칭은 억제된다. 이것은 본 실시예의 혼합액을 사용한 습식에칭의 경우에는, 원래 프로세스 손상의 유무에 따른 에칭율의 변화는 작고, 또한, 종래의 습식에칭법에 비해, 막질이 서로 다른 산화막인 NSG막과 BPSG막에 대한 에칭 선택비가 5.9와, HF 농도 0.1%인 불소산을 사용하는 경우보다도 크기 때문이다.
그 경우, 상기 혼합수용액으로서 불소산을 0.01∼1.0중량%, 무기산을 0.001∼1.0중량%로 하는 범위에서 선택되는 혼합비를 갖는 수용액을 사용함으로써, 확실히 본 발명의 효과를 발휘할 수 있다.
더욱이, 습식에칭 후에 오존수로 처리함으로써, 반도체기판의 p형 확산층(13)이나 n형 확산층(14) 상에는 화학산화막이 형성된다. 또한, 반도체기판면에서의 얼룩의 발생도 억제되기 때문에, 양호한 실리사이드층을 형성하는 것이 가능하게 된다. 이 경우, 오존수를 포함하는 액 중의 오존의 농도는 중량비 0.1∼150.0ppm의 범위에서 선택하는 것이 적당하고, 농도 및 처리시간의 설정을 적 절히 선택하여, 경험적으로 최적의 조건을 설정할 수 있다.
또한, 상기 오존수에서의 린스처리 대신에, 적량농도의 과산화수소수를 포함하는 액에서의 처리도 실용할 수 있다. 이 경우, 과산화수소의 농도는 0.01∼30.0중량%의 범위에서 선택하는 것이 적당하고, 농도 및 처리시간의 설정을 적절히 선택하여, 경험적으로 최적의 조건을 설정할 수 있다.
-제조공정의 변형예-
도 5의 (a), (b)는 상기 실시예의 2개의 변형예에 관한 반도체장치의 제조공정의 일부를 나타내는 단면도이다.
도 5의 (a)는 도 3의 (b)에 나타내는 공정에서 폴리실리콘막 등을 패터닝하여 게이트전극을 형성할 때에, 열산화막으로 이루어지는 게이트절연막을 거의 에칭하지 않고 기판 상에 남겨 두었을 때에, 도 3의 (d)에 나타내는 공정에서 형성되는 2층막 측벽의 형상을 나타내고 있다. 즉, 도 3의 (c)에 나타내는 공정에서는, 에치 백에 의해 3층막 측벽을 형성하는 동시에, 3층막 측벽에 의해서 덮여 있지 않고 노출되어 있는 부분을 제거한다. 그리고, 도 3의 (d)에 나타내는 공정에서, 상기 실시예의 혼합수용액으로 이루어지는 에칭액을 사용하여 BPSG막(또는 PSG막)을 선택적으로 제거한다. 이 때, 열산화막인 게이트절연막과 NSG막을 거의 남긴 채로, BPSG막(또는 PSG막)을 선택적으로 에칭할 수 있다. 그리고, 이 습식에칭에 의해 실리콘기판의 표면에 얼룩이 생길 우려가 있지만, 그 후, 과산화수소수 또는 오존수를 포함하는 액으로 세정함으로써, 화학산화막이 형성된다. 또한, 반도체기판면에서의 얼룩의 발생도 억제되기 때문에, 양호한 실리사이드층을 형성하는 것이 가능 하게 된다. 이 경우, 오존수 중의 오존의 농도는 중량비 0.1∼150.0ppm의 범위에서 선택하는 것이 적당하고, 농도 및 처리시간의 설정을 적절히 선택하여, 경험적으로 최적의 조건을 설정할 수 있다.
도 5의 (b)는 도 3의 (b)에 나타내는 공정에서, 질화막(SiN막)을 설치하지 않고, 또한, 열산화막으로 이루어지는 게이트절연막을 거의 에칭하지 않고 기판 상에 남겨 두었을 때에, 도 3의 (d)에 나타내는 공정에서 형성되는 단층막 측벽의 형상을 나타내고 있다. 즉, 도 3의 (c)에 나타내는 공정에서는, 에치 백에 의해 NSG막 및 BPSG막(또는 PSG막)으로 이루어지는 2층막 측벽을 형성하는 동시에, 2층막 측벽에 의해서 덮여 있지 않고 노출되어 있는 부분을 제거한다. 그리고, 도 3의 (d)에 나타내는 공정에서, 상기 실시예의 혼합수용액으로 이루어지는 에칭액을 사용하여 BPSG막(또는 PSG막)을 선택적으로 제거한다. 이 때, 열산화막인 게이트절연막과 NSG막을 거의 남긴 채로, BPSG막(또는 PSG막)을 선택적으로 에칭할 수 있다. 그리고, 이 습식에칭에 의해 실리콘기판의 표면에 얼룩이 생길 우려가 있지만, 그 후, 과산화수소수 또는 오존수를 포함하는 액으로 세정함으로써, 화학산화막이 형성된다. 또한, 반도체기판면에서의 얼룩의 발생도 억제되기 때문에, 양호한 실리사이드층을 형성하는 것이 가능하게 된다. 게다가, 유기용제성분도 제거할 수 있다. 이 경우에도, 오존수를 포함하는 액 중의 오존의 농도는 중량비 0.1∼150.0ppm의 범위에서 선택하는 것이 적당하고, 농도 및 처리시간의 설정을 적절히 선택하여, 경험적으로 최적의 조건을 설정할 수 있다.
-제 1 실시예의 그 밖의 변형예-
상기 제 1 실시예에서는, NSG막과 BPSG막과의 사이에 SiN막을 개재시키고 있지만, SiN막이 존재하지 않는 경우에도 본 발명을 적용할 수 있다.
상기 NSG막 대신에, TEOS막 또는 플라즈마 산화막을 사용하여도 상기 실시예와 동일한 효과가 얻어진다.
상기 제 1 실시예에서는, 산화막을 2종류 사용한 경우에 대하여 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 서로 다른 에칭 특성을 갖는 3종류 이상의 산화막이 존재하고 있는 경우에도 적용할 수 있다.
상기 제 1 실시예에서의 BPSG막 대신에 PSG막을 사용하여도 상기 실시예와 동일한 효과를 발휘할 수 있다.
상기 제 1 실시예에서는, 게이트절연막으로서 열산화막(th-SiO2막)을 사용하였지만, 산화막을 질화하여 이루어지는 실리콘산 질화막이나 실리콘질화막을 게이트절연막으로서 사용하여도 된다.
(제 2 실시예)
도 7의 (a)∼(g)는 제 2 실시예에 관한 반도체장치의 제조공정을 나타내는 단면도이다. 본 실시예에서는, 본 발명을 절연막으로 이루어지는 소자분리영역(STI(Shallow Trench Isolation))의 형성공정에 적용한 예에 대하여 설명한다.
우선, 도 7의 (a)에 나타내는 공정에서, 실리콘기판(1) 상에 두께 10㎚의 보호산화막(15)과, 두께 160㎚의 질화막(16)을 순차 퇴적한 후에, 포토리소그래피에 의해 질화막(16) 상에 레지스트 마스크(17)를 형성한다.
다음에, 도 7의 (b)에 나타내는 공정에서, 레지스트 마스크(17)를 사용하여, 질화막(16)을 건식에칭하고, 질화막 마스크(16a)를 형성한다. 그 후, SPM(Sulforic acid-Hydrogen Peroxide, Mixture) 세정(황산과 과산화수소수의 혼합용액을 사용한 세정), APM(Ammonia-Hydrogen Peroxide, Mixture) 세정(암모니아와 과산화수소수의 혼합용액을 사용한 세정)에 의해 레지스트 잔사나 폴리머를 제거한다.
다음에, 도 7의 (c)에 나타내는 공정에서, 질화막 마스크(16a)를 사용하여, 그리고, HF 농도가 0.5%인 불소산수용액과, HCL 농도가 0.6%인 염산과의 혼합수용액에 실리콘기판을 15분간 침지하여 수세한다. 이 때, 보호산화막(15)이 패터닝되어 패드막(15a)이 형성된다. 이어서, 중량비 5ppm의 오존(O3)을 포함하는 물(이하, 오존수라고 한다)에 의해 3분간의 린스처리를 하고, 또한, 수세하여 건조한다. 그 결과, HF에 의한 산화막 습식에칭에 비해, SiN막의 측면 에칭이 억제되어, 활성영역의 치수편차를 저감할 수 있다. 또한, 그 후의 과산화수소수 또는 오존수로 세정함으로써, 화학산화막이 형성되기 때문에, 실리콘기판의 상면에서의 얼룩의 발생도 억제할 수 있다.
다음에, 도 7의 (d)에 나타내는 공정에서, 질화막 마스크(16a) 및 패드막(15a)을 사용하여, 건식에칭에 의해 실리콘기판(1)을 에칭하고, 트렌치(1a)를 형성한다. 그 후, 실리콘기판의 건식에칭 후에 남는 폴리머를 제거하기 위해서 SPM, APM 세정을 행한다.
다음에, 도 7의 (e)에 나타내는 공정에서, 트렌치(1a)의 에지를 둥글게 하기 위한 트렌치(1a) 벽부의 산화 전에, 패드막(15a)을 후퇴시키기 위해서 이하의 처리를 행한다. 우선, HF 농도가 0.5%인 불소산수용액과, HCL 농도가 0.6%인 염산과의 혼합수용액에 기판을 15분 침지하여 패드막(15a)의 측면부를 선택적으로 에칭한다. 이어서, 중량비 5ppm의 오존(O3)을 포함하는 물(이하, 오존수라고 한다)에 의해 3분간의 린스처리를 하고, 또한, 수세하여 건조한다.
다음에, 도 7의 (f)에 나타내는 공정에서, 트렌치(1a)의 벽부를 산화함으로써, 트렌치의 에지를 둥글게 한다. 그 후, 기판 상에 실리콘산화막(18)을 퇴적하여, 트렌치(1a)를 실리콘산화막에 의해 매설한다.
다음에, 도 7의 (g)에 나타내는 공정에서, 질화막 마스크(16a)가 노출될 때까지 CMP를 행하여, 실리콘산화막(18)을 트렌치(1a)에 매설하여 이루어지는 소자분리용 절연막(18a)을 형성한다. 그 후, 질화막 마스크(16a) 및 패드막(15a)을 에칭에 의해 제거한다.
본 실시예의 STI 형성공정에 의하면, 그 결과, 종래 사용되었던 HF에 의한 산화막 습식에칭에 비해, SiN막의 측면 에칭을 억제할 수 있어, 활성영역의 치수편차를 저감할 수 있다.
또한, 그 후의 과산화수소수 또는 오존수를 포함하는 액으로 세정함으로써, 화학산화막이 형성되어, 반도체기판면에서의 얼룩의 발생도 억제할 수 있다.
(제 3 실시예)
도 8의 (a)∼(d)는 제 3 실시예에 관한 반도체장치의 제조공정을 나타내는 단면도이다. 본 실시예에서는, 본 발명을 반구형상의 입자를 갖는 HSG(Hemispherical Grained) 폴리실리콘층으로 이루어지는 덮개가 없고 밑면이 있는 통형상 구조의 커패시터 전극을 갖는 반도체장치의 제조공정에 적용한 예에 대하여 설명한다. 또, 도 8의 (a)∼(d)에서는, 실리콘기판의 도시는 생략하지만, 층간막의 아래쪽에는 메모리셀 트랜지스터 등이 형성된 실리콘기판이 존재하고 있다.
우선, 도 8의 (a)에 나타내는 공정에서, 폴리실리콘 플러그(28)를 포함하는 층간막(예컨대, NSG막)(29) 상에 두께 50㎚의 질화막과, BPSG막 등의 에칭 가능한 재료로 이루어지는 두께 500㎚의 스페이서층과, 두께 20㎚의 TEOS막을 순차 퇴적한다. 다음에, 레지스트 마스크를 형성한 후, 레지스트 마스크를 사용하여, TEOS막 및 스페이서층의 건식에칭, 애싱 및 세정과, 질화막의 건식에칭, 애싱 및 세정을 행하여, 오목부(30)를 둘러싼 질화막 플랜지(20) 및 통형상 스페이서(21)를 형성한다. 이 때, TEOS막은 제거된다.
다음에, 도 8의 (b)에 나타내는 공정에서, BHF 세정에 의해 폴리실리콘 플러그(28) 상의 자연산화막을 제거한 후, 두께 30㎚의 도핑된 실리콘막(이하, DPS막이라고 표기)의 퇴적과, 레지스트막의 퇴적 및 에치 백에 의해 오목부(30)의 벽면을 따라 밑면이 있는 통형상 DPS막(22)을 형성한다. 또한, 세정공정을 행하여, 기판표면의 레지스트 잔사 등을 제거한다.
다음에, 도 8의 (c)에 나타내는 공정에서, 질화막 플랜지(20) 및 밑면이 있는 통형상 DPS막(22)을 에칭 스토퍼막으로서 0.1% HF와 HCL 0.6%인 혼합수용액으로 23℃, 120분간의 습식에칭을 행한다. 이 때, BPSG막으로 이루어지는 통형상 스페이서(21)를 질화막 플랜지(20) 및 밑면이 있는 통형상 DPS막(22)에 대한 에칭 선택비가 100 이상인 조건에서 에칭하여, BPSG막으로 이루어지는 통형상 스페이서(21)를 제거한다. 이로 인해, 밑면이 있는 통형상(덮개가 없고 밑면이 있는 통형상)의 커패시터 전극이 형성된다.
다음에, 도 8의 (d)에 나타내는 공정에서, 덮개가 없고 밑면이 있는 통형상의 커패시터 전극이 형성된 웨이퍼를 반응로(도시생략)에 보낸 후, 620℃의 온도를 유지하면서 SiH4 가스를 반응로에 도입하여 조사한다. 이로 인해, 밑면이 있는 통형상 DPS막(22) 상에만 반구형상의 실리콘결정핵이 형성된다. 이어서, 고진공하에서 620℃의 온도를 유지하여 웨이퍼에 어닐링 처리를 실시한다. 이로 인해, 이미 형성된 실리콘결정핵 상에 밑면이 있는 통형상 DPS막(22) 내의 실리콘원자가 집적됨으로써, 도 8의 (d)에 나타내는 바와 같이, 실리콘결정핵이 비대하여 HSG(23)가 된다. 이와 같이, HSG를 갖는 커패시터 전극이 형성된다.
본 실시예의 제조공정에 의하면, 이하의 효과를 발휘할 수 있다. 종래 사용되었던 기상 HF에 의한 에칭에서는, 산화막의 에칭시에 잔사의 제거가 불충분하거나, 입자 발생 등의 문제가 있어, 수율의 저하를 일으키는 경우가 있었다. 그러나, 본 실시예의 습식에칭 방법을 적용함으로써, 이들의 불량을 발생하지 않고, 확실히 산화막을 에칭 제거할 수 있다.
본 발명에 의하면, 에칭 특성이 서로 다른 2종류 이상의 산화막을 갖는 적층 측벽을 게이트전극의 측면 상에 형성한 후, 적층막 측벽을 불소산과 무기산을 포함하는 혼합수용액으로 습식에칭하도록 하였기 때문에, 최상의 산화막만을 선택적으로 에칭하는 것이 가능하게 된다.

Claims (30)

  1. 반도체기판 상에 게이트절연막과 그 위의 게이트전극을 설치한 MIS형 트랜지스터를 갖는 반도체장치의 제조공정에 있어서,
    게이트전극의 측면 상에 에칭 특성이 서로 다른 제 1 산화막과 제 2 산화막을 포함하는 측벽을 형성하는 공정 (a)와,
    상기 측벽을 마스크로 하여 소스·드레인영역 형성용의 이온주입을 행하는 공정 (b)와,
    상기 측벽을 불소산과 무기산을 포함하는 혼합수용액으로 에칭하여, 상기 제 2 산화막을 선택적으로 제거하는 공정 (c)를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1항에 있어서,
    상기 공정 (a)에서는, 상기 제 1 산화막으로서 도핑되지 않은 실리콘산화막을 형성하고, 상기 제 2 산화막으로서 도핑된 실리콘산화막을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 2항에 있어서,
    상기 도핑되지 않은 실리콘산화막은 NSG막, TEOS막, HTO막 또는 플라즈마 산화막이고, 상기 도핑된 산화막은 BPSG막, PSG막 또는 BSG막인 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 1항에 있어서,
    상기 공정 (c)에서는, 상기 혼합수용액으로서 불소산을 0.01∼1.0중량%, 무기산을 0.001∼30.0중량%로 하는 범위에서 선택되는 혼합비를 갖는 수용액을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 1항에 있어서,
    상기 공정 (c)에서는, 상기 무기산으로서 염산, 황산 또는 초산을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 게이트전극은 폴리실리콘, 폴리메탈 또는 메탈로 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 공정 (c) 후, 과산화수소수 또는 오존수를 포함하는 액으로 세정하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 7항에 있어서,
    상기 과산화수소수를 포함하는 액에서의 과산화수소의 농도는 0.01∼30.0중량%의 범위 내인 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 7항에 있어서,
    상기 오존수를 포함하는 액에서의 오존의 농도는 0.1∼150.0ppm의 범위 내인 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 공정 (a)는, 게이트전극의 상면 및 측면 상에 상기 제 1 산화막을 형성하는 부공정과, 상기 제 1 산화막 상에 질화막을 형성하는 부공정과, 상기 질화막 상에 상기 제 2 산화막을 형성하는 부공정과, 상기 제 2 산화막을 에치 백하여, 거의 L자 형상의 제 1 산화막 및 질화막으로 이루어지는 2층막과, 부채형상의 제 2 산화막으로 구성되는 적층막 측벽을 형성하는 부공정을 포함하며,
    상기 공정 (c)에서는, 상기 게이트전극의 측면 상에 거의 L자 형상의 제 1 산화막 및 질화막으로 이루어지는 2층막 측벽을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 기판 상에 서로 에칭 특성이 다른 2개의 절연막을 포함하는 적층막을 형성하는 공정 (a)와,
    상기 적층막을 불소산과 무기산과의 혼합수용액에 의해 선택적으로 에칭 제 거하는 공정 (b)를 포함하며,
    상기 공정 (b)에서는, 상기 혼합수용액에 의해 상기 2개의 절연막 사이의 에칭 선택비를 크게 하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 11항에 있어서,
    상기 절연막은 실리콘산화막, 실리콘질화막 또는 실리콘산질화막인 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 11항 또는 제 12항에 있어서,
    상기 공정 (b)에서는, 상기 혼합수용액으로서 불소산을 0.01∼1.0중량%, 무기산을 0.001∼30.0중량%로 하는 범위에서 선택되는 혼합비를 갖는 수용액을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제 11항 또는 제 12항에 있어서,
    상기 공정 (c)에서는, 상기 무기산으로서 염산, 황산 또는 초산을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. MIS형 트랜지스터를 갖는 반도체장치의 제조공정에 있어서,
    반도체기판의 표면에 게이트산화막을 형성하는 공정 (a)와,
    상기 게이트산화막 상에 상기 게이트산화막을 거의 남긴 상태로 게이트전극 을 형성하는 공정 (b)와,
    상기 게이트전극의 측면 상에 상기 게이트산화막과는 에칭 특성이 다른 산화막을 포함하는 측벽을 형성하는 동시에, 상기 게이트산화막 중 노출되어 있는 부분을 제거하는 공정 (c)와,
    상기 측벽을 마스크로 하여 소스·드레인영역형성용의 이온주입을 행하는 공정 (d)와,
    상기 측벽을 불소산과 무기산과의 혼합수용액으로 에칭하는 공정 (e)와,
    상기 공정 (e) 후, 상기 반도체기판을 과산화수소수 또는 오존수를 포함하는 액으로 세정하는 공정 (f)를 포함하는 반도체장치의 제조방법.
  16. 제 15항에 있어서,
    상기 공정 (f)에서는, 상기 과산화수소수를 포함하는 액에서의 과산화수소의 농도를 0.01∼30.0중량%의 범위 내에서 선택된 농도로 하고,
    상기 오존수를 포함하는 액에서의 오존의 농도를 0.1∼150.0 ppm의 범위 내에서 선택된 농도로 하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 15항 또는 제 16항에 있어서,
    상기 공정 (c)에서는, 상기 무기산으로서 염산, 황산 또는 초산을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 소자분리용 절연막을 갖는 반도체장치의 제조방법에 있어서,
    반도체기판 상에 에칭 특성이 서로 다른 보호막과 내산화성막을 순차 형성하는 공정 (a)와,
    상기 내산화성막을 패터닝하여 에칭 마스크를 형성하는 공정 (b)와,
    상기 에칭 마스크를 부착한 상태로 상기 보호막을 불소산과 무기산을 포함하는 혼합수용액으로 에칭하여, 상기 에칭 마스크 아래에 패드막을 남기는 공정 (c)와,
    상기 에칭 마스크를 부착한 상태로 상기 반도체기판을 건식에칭하여, 트렌치를 형성하는 공정 (d)와,
    상기 패드막 중 상기 트렌치에 노출되어 있는 측면부를 불소산과 무기산을 포함하는 혼합수용액으로 에칭하는 공정 (e)를 포함하는 반도체장치의 제조방법.
  19. 제 18항에 있어서,
    상기 공정 (a)에서는, 상기 보호막으로서 실리콘산화막을 형성하고, 상기 내산화성막으로서 실리콘질화막을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제 18항에 있어서,
    상기 공정 (c) 및 상기 공정 (e)에서는, 상기 혼합수용액으로서 불소산을 0.01∼1.0중량%, 무기산을 0.001∼30.0중량%로 하는 범위에서 선택되는 혼합비를 갖는 수용액을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제 20항에 있어서,
    상기 공정 (c) 및 상기 공정 (e)에서는, 상기 무기산으로서 염산, 황산 또는 초산을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제 18항 내지 제 21항 중 어느 한 항에 있어서,
    상기 공정 (c) 및 상기 공정 (e) 후, 과산화수소수 또는 오존수를 포함하는 액으로 세정하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제 22항에 있어서,
    상기 과산화수소수를 포함하는 액에서의 과산화수소의 농도는 0.01∼30.0중량%의 범위 내인 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제 23항에 있어서,
    상기 오존수를 포함하는 액에서의 오존의 농도는 0.1∼150.0ppm의 범위 내인 것을 특징으로 하는 반도체장치의 제조방법.
  25. 폴리실리콘으로 이루어지는 밑면이 있는 통형상구조의 커패시터 전극을 갖는 반도체장치의 제조공정에 있어서,
    반도체기판 상에 층간막을 형성하는 공정 (a)와,
    상기 층간막 상에 상기 층간막과 에칭 특성이 다른 스페이서층을 형성하는 공정 (b)와,
    상기 스페이서층을 에칭하여 오목부를 갖는 통형상 스페이서를 형성하는 공정 (c)와,
    기판 상에 도핑된 실리콘막과 레지스트막을 형성한 후, 그 레지스트막과 상기 도핑된 실리콘막과의 에치 백을 행하여, 상기 오목부의 벽부를 따라 상기 도핑된 실리콘막으로 이루어지는 밑면이 있는 통형상을 남기는 공정 (d)와,
    상기 스페이서층을 불소산과 무기산을 포함하는 혼합수용액으로 에칭하여, 상기 밑면이 있는 통형상의 내벽면 및 외벽면을 노출시키는 공정 (e)를 포함하는 반도체장치의 제조방법.
  26. 제 25항에 있어서,
    상기 공정 (a)에서는, 상기 층간막으로서 도핑되지 않은 실리콘산화막을 형성하고,
    상기 공정 (b)에서는, 상기 스페이서층으로서 도핑된 실리콘산화막을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  27. 제 26항에 있어서,
    상기 스페이서층은 적어도 인을 포함하는 실리콘산화막인 것을 특징으로 하는 반도체장치의 제조방법.
  28. 제 25항에 있어서,
    상기 공정 (b) 전에, 상기 층간막 상에 질화막을 형성하는 공정과,
    상기 공정 (c) 후이며 상기 공정 (d) 전에, 에칭에 의해 상기 질화막 중 상기 오목부의 저면에 위치하는 부분을 제거하여 질화막 마스크를 형성하는 공정을 추가로 포함하며,
    상기 공정 (e)에서는, 상기 질화막 마스크를 부착한 상태로 에칭을 행하는 것을 특징으로 하는 제조방법.
  29. 제 25항 내지 제 28항 중 어느 한 항에 있어서,
    상기 공정 (e)에서는, 상기 혼합수용액으로서 불소산을 0.01∼1.0중량%, 무기산을 0.001∼30.0중량%로 하는 범위에서 선택되는 혼합비를 갖는 수용액을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  30. 제 29항에 있어서,
    상기 공정 (e)에서는, 상기 무기산으로서 염산, 황산 또는 초산을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
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