KR0122520B1 - 반도체 소자 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 실리콘 기판과 금속배선과의 접속을 피하기 위하여 폴리실리콘막에 의하여 금속배선과 실리콘 기판이 연결되도록 하며, 질화막을 사용한 게이트 전극을 형성하므로서 게이트 전극용 마스크의 임계치수 보다 더 작은 게이트 전극을 형성하도록 한 초고집적 반도체 소자용 트랜지스터 제조방법에 관한 것이다.

Description

반도체 소자 제조방법

제1도는 종래의 반도체 소자 제조방법에 따라 실리콘 기판상에 금속배선을 형성한 상태를 도시한 단면도.

제2a도 내지 제2g도는 본 발명의 반도체 소자 제조방법에 따른 공정 단계를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

11, 21 : 실리콘 기판 12 : 소오스/드레인

13, 22 : 필드 산화막 14, 23, 25 : 절연 산화막

15, 29 : 게이트 산화막 16, 30'' : 게이트 전극

17 : 스페이스 산화막 18, 37 : 금속배선

24 : 폴리실리콘막 26, 32 : 감광막 패턴

27 : 도핑된 폴리실리콘막 28 : 저온산화막

30 : 게이트전극용 폴리실리콘막 30' : 잔류 폴리실리콘막

31 : 질화막 31' : 제1질화막 패턴

31'' : 제2질화막 패턴 33 : 전이금속막

33' : 전이금속 산화막 34 : 열산화막

35 : 층간절연용 산화막 36 : 비피에스지(BPSG)막

38 : 질화막 스페이서

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 실리콘 기판과 금속배선과의 접속을 피하기 위하여 폴리실리콘막에 의하여 금속배선과 실리콘 기판이 연결되도록 하며, 질화막을 사용한 게이트 전극을 형성하므로서 게이트 전극용 마스크의 임계치수 보다 더 작은 게이트 전극을 형성하도록 한 초고집적 반도체 소자용 트랜지스터 제조방법에 관한 것이다.

종래의 반도체 소자의 제조방법에 있어서는 실리콘 기판과 금속배선간의 접합부에서 열공정을 거치는 과정에서 실리콘 기판상에 증착되어 있는 금속, 특히, 알루미늄과 같은 금속원자들이 실리콘 기판내로 용융되어 녹아 들어가는 스파이킹 현상으로 인해 접합부에서의 금속층과 실리콘 기판과의 얕은 접합의 형성이 어려웠고, 또한, 반도체 소자가 고집적화 됨에 따라 게이트 전극의 선폭이 작아지고 해상력도 떨어져 사진식각공정의 어려움이 따르게 되는 문제가 있다.

제1도는 종래의 반도체 소자의 제조방법에 따라 실리콘 기판상에 금속배선을 형성한 상태의 단면도이다.

제1도에 도시된 바와 같이, 종래의 반도체 소자의 제조방법에 있어서는, 실리콘 기판(11) 상에 P-웰과 활성영역을 설정하고, 채널스톱 P⁺이온을 주입한 다음, 소오스/드레인(12)과 필드 산화막(13)을 형성하고, 형성하고, 상기 소오스/드레인과 필드 산화막(13) 게이트 산화막(15) 및 게이트 전극(16)을 형성한 후, 스페이서 산화막(17)으로 입히고, 전체 구조 상부에 절연 산화막(14)을 증착한 후 식각하여 콘택홀을 형성한 다음 콘택홀과 절연 산화막(14) 상부에 금속층을 증착시켜 금속배선을 형성하는 공정 단계들로 이뤄진다.

상기 노출된 콘택홀 저면의 실리콘 기판(11)에 금속배선이 직접 접속하게 되어 금속배선을 형성하는 금속, 특히, 알루미늄(AL)과 같은 금속원자가 실리콘 기판(11)과 접속한 상태에서 열공정을 거치는 과정에서 금속원자가 용융되어 실리콘 기판(11)내로 녹아들어가는 스파이킹 현상이 생긴다. 상기 스파이킹 현상은 실리콘 기판(11)과 금속배선(18)의 접합부에서 실리콘 기판(11)내로 금속원자들이 용융되어 침투되어 들어감으로 인해 접합부의 두께가 두꺼워져 얕은 접합의 형성을 어렵게 하며, 콘택부에서의 저항을 증가시켜 소자의 특성 및 신뢰성을 저하시키는 등의 문제를 발생시킨다. 또한, 반도체 소자가 고집적화됨에 따라 게이트 전극의 선폭이 작아지고 해상력도 떨어져서 사진식각 공정이 어려워지는 문제점도 있다.

따라서, 본 발명은 상기의 문제점을 해결하기 위해, 실리콘 기판과 금속배선의 연결부위를 폴리실리콘막으로 형성하여 폴리실리콘막에 의해 금속배선과 실리콘 기판이 접속되도록 하여 금속배선과 실리콘 기판과의 직접적인 접속을 피하도록 하고, 종래의 노광장치를 사용하되 질화막을 사용하여 게이트 전극을 형성하므로서 게이트 전극용 마스크의 임계치수보다 더 작은 게이트 전극 형성을 가능하도록 하는 반도체 소자의제조방법을 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 실리콘 기판상에 필드 산화막으로 형성하는 단계와, 상기 구조의 전표면에 형성되되 실리콘 기판의 일측을 노출시키는 순차적으로 적층되어 있는 제1산화막 패턴과 폴리실리콘막 패턴 및 제2산화막 패턴을 형성하는 단계와, 상기 제2산화막 패턴과 인접한 실리콘 기판에 고농도 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계와, 상기 구조의 전표면에 도핑된 폴리실리콘막과 저온 증착산화막을 형성하는 단계와, 상기 저온 증착산화막과 도핑된 폴리실리콘막을 비등방성 식각으로 순차적으로 식각하여 제1산화막 패턴과 폴리실리콘막 패턴 및 제2산화막 패턴의 측면부에만 스페이서 형태로 남게하여 소오스/드레인 영역과 폴리실리콘막 패턴을 연결시키는 단계와, 상기 노출된 실리콘 기판에 트렌치를 형성하는 단계와, 전체 구조 상부에 소정 두께의 게이트 산화막과 게이트 전극용 폴리실리콘막 및 질화막을 각각 순차적으로 증착하는 단계와, 소정의 마스크 형성공정으로 상기 질화막 상부에 감광막 패턴을 형성하되 폴리실리콘층막 패턴과 어느 정도 중첩되게 형성하는 단계와, 상기 게이트 전극용 폴리실리콘막을 식각 정지층으로 하여 폴리실리콘막 상부에 있는 질화막의 소정 부위를 건식식각하여 제1질화막 패턴을 형성하는 단계와, 상기 제1질화막 패턴을 마스크로 하여 질화막 하부에 위치한 폴리실리콘막을 습식식각하여 잔류 폴리실리콘막을 형성하는 단계와, 상기 제1질화막 패턴을 잔류폴리실리콘막의 상부 크기와 동일하게 식각하여 제2질화막 패턴을 형성하는 단계와, 상기 제2질화막 패턴을 마스크로 하여 잔류 포리실리콘막을 건식식각하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 측벽에 질화막 스페이서를 형성하고, 게이트전극과 폴리실리콘막 패턴을 노출시키는 단계와, 상기 구조의 전표면에 전이금속막과 열산화막을 형성하는 단계와, 상기 전이금속막을 열처리하여 질화막 스페이서 상부의 전이금속막을 전이금속 산화막으로 전환시키는 단계와, 전체 구조 상부에 층간 절연용 산화막 및 비피에스지(BPSG)막을 형성하는 단계와, 상기 비피에스지(BPSG)막과 층간 절연용 산화막을 식각하여 전이금속막이 노출된 콘택홀을 형성하는 단계와, 상기 콘택홀을 통하여 전이금속막에 콘택되는 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 상세한 설명을 하기로 한다.

제2a도 내지 제2g도는 본 발명의 반도체 소자 제조방법에 따른 공정 단계를 도시한 단면도이다.

제2a도는 실리콘 기판(21)상에 P-웰과 활성영역을 설정하고 채널스톱 P⁺이온을 주입한 다음, 소정의 필드 산화막(22)을 형성하고, 전체 구조 상부에 산화막(23) 과 폴리실리콘막(24) 및 산화막(25)을 소정두께로 각각 차례로 증착한 후에, 사진 식각공정으로 상기 산화막(25)과 폴리실리콘막(24) 및 산화막(23)을 선택식각하여 활성영역 부위의 실리콘 기판(21)을 노출시키는 산화막(25) 패턴과 폴리실리콘막(24) 패턴 및 산화막(23) 패턴을 형성한 상태를 도시하고 있다.

제2b도는 상기 실리콘 기판(21)에서 산화막(23) 패턴과 인접한 부분을 노출시키는 감광막 패턴(26)을 형성하고, 감광막 패턴(26)에 의해 노출되어 있는 실리콘 기판(21) 상부에서 불순물을 이온 주입하여 소오스/드레인 영역을 형성한 상태를 도시하고 있다.

제2c도는 상기 감광막 패턴(26)을 제거한 후, 상기 구조의 전표면에 도핑된 폴리실리콘막(27)과 저온 증착산화막(28)을 증착한 후, 상기 저온 증착산화막(28)과 도핑된 폴리실리콘막(27)을 비등방성 식각하여 상기 산화막(25) 패턴과 폴리실리콘막(24) 패턴 및 산화막(23) 패턴의 측벽에 스페이서 형상으로 남는 도핑된 폴리실리콘막(27) 패턴과 저온 증착산화막(28) 패턴을 형성하여 소오스/드레인 영역과 폴리실리콘막(24) 패턴을 연결시킨 다음에, 문턱전압 조절용 불순물용 이온 주입한 상태를 도시하고 있다.

제2d도는 전체 구조 상부에 소정두께의 게이트 산화막(29)과 게이트 전극용 폴리실리콘막(30) 및 질화막(31)을 순차적으로 증착한 후, 소정의 마스크 형성공정으로 게이트전극 패턴닝용 감광막 패턴(32)이 필드 산화막(22) 상부에 있는 폴리실리콘막(24)과 어느 정도 중첩되게 형성한 상태를 도시하고 있다.

제2e도는 상기 폴리실리콘막(30)을 식각 정지층으로 하여 폴리실리콘막(30) 상부의 질화막(31)을 건식식각하여 제1질화막 패턴(31')을 형성하고, 감광막 패턴(32)을 제거한 후, 제1질화막 패턴(31')을 마스크로 불화수소(HF)와 질산(HNO₃)의 혼합용액에서 상기 폴리실리콘막(30)을 습식식각하여 제1질화막 패턴(31')의 하부로 언더컷이진 잔류 폴리실리콘막(30')을 형성한 상태를 도시하고 있다.

제2f도는 상기 잔류 폴리실리콘막(30')의 상부 크기와 동일하게 제1질화막 패턴(31')을 섭씨 160도에서 180도의 온도 범위에서 인산용액으로 습식식각하여 제2질화막 패턴(31'')을 형성하고, 상기 제2질화막 패턴(31'')을 마스크로 하여 잔류 폴리실리콘막(30')을 건식식각하여 게이트 전극(30'')을 형성한 상태를 도시하고 있다.

제2g도는 상기 구조의 전표면에 소정두께의 질화막을 도포하고, 상기 폴리실리콘막들(30''), (24)이 노출될때까지 반응성이온에칭(reactive ion etching) 방법으로 블랭킷 식각하여 상기 게이트 전극(30'')의 측벽에 질화막 스페이서(38)을 형성한 후, 상기 구조의 전표면에 전이금속막(33)과 열산화막(34)을 순차적으로 형성하고, 고온 열처리하여 질화막 스페이서(38) 상부의 전이금속막(33)을 전이금속산화막(33')으로 전환시키고, 전체 구조 상부에 층간 절연용 산화막(35) 및 비피에스지(BPSG)막(36)을 형성한 후, 소정의 사진식각에 의해 폴리실리콘막(24) 패턴 상부의 전이금속막(33)을 노출시키는 콘택홀을 형성하고, 콘택홀을 통하여 전이금속막(33)과 연결되는 금속배선(37)을 형성한 상태를 도시하고 있다.

제2g도에서 알 수 있는 바와 같이, 콘택홀을 통하여 전이금속막(33)에 콘택되는 금속배선(37)을 형성하므로서 열공정의 과정을 거친다 하더라도 금속층과 실리콘 기판(21)과의 거리가 이격되어 있어 금속배선의 접합부에서 금속원자가 용융되어 접합부 하부로 침투되는 스파이킹 현상을 방지할 수 있어, 접합부에서의 얕은 접합을 이룰 수가 있다.

따라서, 본 발명에 따른 반도체 소자의 제조방법은 금속배선과 실리콘 기판과의 직접 접속으로 인한 스파이킹 현상을 방지하며, 기존의 노광장치를 사용하여 마스크 임계치수 이하의 최소선폭을 구현할 수 있어 소자의 특성 및 신뢰성을 향상시킬 수 있다.

Claims (3)

1. 반도체 소자 제조방법에 있어서 실리콘 기판상에 필드 산화막으로 형성하는 단계와, 상기 구조의 전표면에 형성되되 실리콘 기판의 일측을 노출시키는 순차적으로 적층되어 있는 제1산화막 패턴과 폴리실리콘막 패턴 및 제2산화막 패턴을 형성하는 단계와, 상기 제2산화막 패턴과 인접한 실리콘 기판에 고농도 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계와, 상기 구조의 전표면에 도핑된 폴리실리콘막과 저온 증착산화막을 형성하는 단계와, 상기 저온 증착산화막과 도핑된 폴리실리콘막을 비등방성 식각으로 순차적으로 식각하여 제1산화막 패턴과 폴리실리콘막 패턴 및 제2산화막 패턴의 측면부에만 스페이서 형태로 남게하여 소오스/드레인 영역과 폴리실리콘막 패턴을 연결시키는 단계와, 상기 노출된 실리콘 기판에 트렌치를 형성하는 단계와, 전체 구조 상부에 소정 두께의 게이트 산화막과 게이트 전극용 폴리실리콘막 및 질화막을 각각 순차적으로 증착하는 단계와, 소정의 마스크 형성공정으로 상기 질화막 상부에 감광막 패턴을 형성하되 폴리실리콘층막 패턴과 어느 정도 중첩되게 형성하는 단계와, 상기 게이트 전극용 폴리실리콘막을 식각 정지층으로 하여 폴리실리콘막 상부에 있는 질화막의 소정 부위를 건식식각하여 제1질화막 패턴을 형성하는 단계와, 상기 제1질화막 패턴을 마스크로 하여 질화막 하부에 위치한 폴리실리콘막을 습식식각하여 잔류 폴리실리콘막을 형성하는 단계와, 상기 제1질화막 패턴을 잔류 폴리실리콘막의 상부크기와 동일하게 식각하여 제2질화막 패턴을 형성하는 단계와, 상기 제2질화막 패턴을 마스크로 하여 잔류 폴리실리콘막을 건식식각하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 측벽에 질화막 스페이서를 형성하고, 게이트 전극과 폴리실리콘막 패턴을 노출시키는 단계와, 상기 구조의 전표면에 전이금속막과 열산화막을 형성하는 단계와, 상기 전이금속막을 열처리하여 질화막 스페이서 상부의 전이금속막을 전이금속 산화막으로 전환시키는 단계와, 전에 구조 상부에 층간 절연용 산화막 및 비피에스지(BPSG)막을 형성하는 단계와, 상기 비피에스지(BPSG)막과 층간 절연용 산화막을 식각하여 전이금속막이 노출된 콘택홀을 형성하는 단계와, 상기 콘택홀을 통하여 전이금속막에 콘택되는 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
2. 제1항에 있어서 상기 잔류 폴리실리콘막의 상부 크기와 동일하게 제1질화막 패턴을 식각하여 제2질화막 패턴을 형성함에 있어, 섭씨 160도에서 180도의 온도범위에서 인산용액으로 습식식각하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
3. 제1항에 있어서 상기 잔류 폴리실리콘막의 스페이서는 폴리실리콘막을 반응이온에칭(RIE) 방식으로 블랭키트 식각하여 형성되는 것을 특징으로 하는 반도체 소자 제조방법.