KR100226778B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 안정하고 용이한 공정으로 커패시터를 형성하는 반도체 소자의 제조 방법에 관한 것이다.
본 발명의 반도체 소자의 제조 방법은 기판에 게이트 절연막과 불순물 영역을 갖는 트랜지스터를 형성하는 단계, 상기 트랜지스터를 포함한 전면에 제 1 콘택홀을 갖는 제 1 절연막을 형성하는 단계, 상기 제 1 콘택홀에 비트 라인을 형성하는 단계, 상기 비트 라인을 포함한 전면에 제 2, 제 3, 제 4 절연막을 차례로 형성하는 단계, 상기 제 1, 제 2, 제 3, 제 4 절연막과 게이트 절연막을 선택적으로 패터닝하여 제 1 콘택홀 양측의 불순물 영역상에 제 2 콘택홀과 트렌치를 형성하는 단계, 상기 제 2 콘택홀과 트렌치를 포함한 전면에 차례로 도전체와 제 5 절연막을 형성하는 단계, 상기 제 4 절연막보다 상측에 위치한 도전체와 제 5 절연막을 제거하는 단계와 상기 제 4, 제 5 절연막을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 안정하고 용이한 공정으로 커패시터를 형성하는 반도체 소자의 제조 방법에 관한 것이다.
종래의 반도체 소자의 제조 방법은 도 1a에서와 같이, p형이며 활성 영역과 격리 영역이 정의된 반도체 기판(11)상에 초기 산화막, 제 1 질화막과 제 1 감광막을 차례로 형성한 다음, 상기 제 1 감광막을 상기 격리 영역 상측 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 이용하여 상기 제 1 질화막과 초기 산화막을 선택적으로 식각하고 제 1 감광막을 제거한다 이어 상기 제 1 질화막을 마스크로 이용하여 전면에 열을 가하므로 상기 격리 영역에 필드 산화막(12)을 형성한 다음, 상기 제 1 질화막과 초기 산화막을 제거한다.
도 1b에서와 같이, 상기 반도체 기판(11)을 열산화하여 게이트 산화막(13)을 형성한 다음, 전면에 제 1 다결정 실리콘과 제 2 감광막을 차례로 형성하고, 상기 제 2 감광막을 게이트가 형성될 부위만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 이용하여 상기 제 1 다결정 실리콘을 식각하므로 게이트 전극(14)을 형성하고 상기 제 2 감광막을 제거한다.
그리고 상기 게이트 전극(14)을 마스크로 이용하여 전면에 n형 불순물 이온의 주입 및 드라이브 인 확산함으로서 상기 게이트 전극(14) 양측의 반도체 기판(11)내에 불순물 영역(15)을 형성한다.
이어 상기 게이트 전극(14)을 포함한 전면에 제 2 질화막을 증착하고 에치백하여 상기 게이트 전극(14) 양측에 제 2 질화막 측벽(16)을 형성한다.
도 1c에서와 같이, 상기 게이트 전극(14)을 포함한 전면에 제 1 산화막(17)과 제 3 감광막(18)을 차례로 형성하고, 상기 제 3 감광막(18)을 상기 불순물 영역(15)과 비트 라인을 연결시켜주는 제 1 콘택홀이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 3 감광막(18)을 마스크로 이용하여 상기 제 1 산화막(17)과 게이트 산화막(13)을 식각하므로서 제 1 콘택홀을 형성한다.
여기서 상기 제 1 산화막(17)은 전면이 평탄하도록 두껍게 형성한다.
도 1d에서와 같이, 상기 제 3 감광막(18)을 제거하고, 전면에 금속층(19)과 제 4 감광막(20)을 차례로 형성한 다음, 상기 제 4 감광막(20)을 상기 제 1 콘택홀을 중심으로 제 1 산화막(17)상의 소정 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막(20)을 마스크로 이용하여 상기 금속층(19)을 선택적으로 식각한다. 여기서 상기 선택적으로 식각된 금속층(19)으로 비트 라인을 형성한다.
도 1e에서와 같이, 상기 제 4 감광막(20)을 제거하고, 상기 금속층(19)을 포함한 제 1 산화막(17)상에 ILD(Inter Layer Dielectric)막(21)과 제 5 감광막(22)을 차례로 형성한 다음, 상기 제 5 감광막(22)을 스토리지 노드가 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 5 감광막(22)을 마스크로 이용하여 상기 ILD막(21), 제 1 산화막(17)과 게이트 산화막(13)을 선택적 식각하므로 제 2 콘택홀을 형성한다.
도 1f에서와 같이, 상기 제 5 감광막(22)을 제거하고, 전면에 제 2 다결정 실리콘(23), 제 2 산화막(24)과 제 6 감광막(25)을 차례로 형성하고, 상기 제 6 감광막(25)을 제 2 콘택홀을 중심으로 상기 ILD막(21)상의 소정 부위에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 6 감광막(25)을 마스크로 이용하여 상기 제 2 다결정 실리콘(23)을 선택적으로 식각한다. 여기서 상기 선택적으로 식각된 제 2 다결정 실리콘(23)으로 스토리지 노드를 형성한다.
도 1g에서와 같이, 상기 제 6 감광막(25)을 제거하고, 전면에 제 3 다결정 실리콘(26)을 형성한다.
도 1h에서와 같이, 상기 제 3 다결정 실리콘(26)을 상기 ILD막(21)이 노출되도록 에치백 한다.
그리고 상기 제 2 산화막(24)을 제거한다.
종래의 반도체 소자의 제조 방법은 커패시터의 스토리지 노드 형성시 에치백 공정을 행하므로 상기 스토리지 노드를 구성하는 다결정 실리콘의 첨점 형상이 나빠져서 커패지터의 특성이 저하되며 또한 커패시터의 스토리지 노드를 형성하기 위하여 사용한 제 1, 제 2 다결정 실리콘간의 연결 불량이 자주 발생한다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 안정하고 용이한 공정으로 커패시터를 형성하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
* 도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드 산화막
33 : 게이트 산화막 34 : 게이트 전극
35 : 불순물 영역 36 : 제 1 질화막 측벽
37 : 제 1 산화막 38 : 제 3 감광막
39 : 금속층 40 : 제 4 감광막
41 : ILD막 42 : 제 2 질화막
43 : 제 2 산화막 44 : 제 5 감광막
45 : 제 6 감광막 46 : 제 2 다결정 실리콘
47 : 제 3 산화막
본 발명의 반도체 소자의 제조 방법은 기판에 게이트 절연막과 불순물 영역을 갖는 트랜지스터를 형성하는 단계, 상기 트랜지스터를 포함한 전면에 제 1 콘택홀을 갖는 제 1 절연막을 형성하는 단계, 상기 제 1 콘택홀에 비트 라인을 형성하는 단계, 상기 비트 라인을 포함한 전면에 제 2, 제 3, 제 4 절연막을 차례로 형성하는 단계, 상기 제 1, 제 2, 제 3, 제 4 절연막과 게이트 절연막을 선택적으로 패터닝하여 제 1 콘택홀 양측의 불순물 영역상에 제 2 콘택홀과 트렌치를 형성하는 단계, 상기 제 2 콘택홀과 트렌치를 포함한 전면에 차례로 도전체와 제 5 절연막을 형성하는 단계, 상기 제 4 절연막보다 상측에 위치한 도전체와 제 5 절연막을 제거하는 단계와 상기 제 4, 제 5 절연막을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 도 2a에서와 같이, p형이며 활성 영역과 격리 영역이 정의된 반도체 기판(31)상에 초기 산화막, 제 1 질화막과 제 1 감광막을 차례로 형성한 다음, 상기 제 1 감광막을 상기 격리 영역 상측 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 이용하여 상기 제 1 질화막과 초기 산화막을 선택적으로 식각하고 제 1 감광막을 제거한다 이어 상기 제 1 질화막을 마스크로 이용하여 전면에 열을 가하므로 상기 격리 영역에 필드 산화막(32)을 형성한 다음, 상기 제 1 질화막과 초기 산화막을 제거한다.
도 2b에서와 같이, 상기 반도체 기판(31)을 열산화하여 게이트 산화막(33)을 형성한 다음, 전면에 제 1 다결정 실리콘과 제 2 감광막을 차례로 형성하고, 상기 제 2 감광막을 게이트가 형성될 부위만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 이용하여 상기 제 1 다결정 실리콘을 식각하므로 게이트 전극(34)을 형성하고 상기 제 2 감광막을 제거한다.
그리고 상기 게이트 전극(34)을 마스크로 이용하여 전면에 n형 불순물 이온을 주입 및 드라이브 인 확산함으로 상기 게이트 전극(34) 양측의 반도체 기판(31)내에 불순물 영역(35)을 형성한다.
이어 상기 게이트 전극(34)을 포함한 전면에 제 2 질화막을 증착하고 에치백하여 상기 게이트 전극(34) 양측에 제 2 질화막 측벽(36)을 형성한다.
도 2c에서와 같이, 상기 게이트 전극(34)을 포함한 전면에 제 1 산화막(37)과 제 3 감광막(38)을 차례로 형성하고, 상기 제 3 감광막(38)을 상기 불순물 영역(35)과 비트 라인을 연결시켜주는 제 1 콘택홀이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 3 감광막(38)을 마스크로 이용하여 상기 제 1 산화막(37)과 게이트 산화막(33)을 식각하므로 제 1 콘택홀을 형성한다.
여기서 상기 제 1 산화막(37)은 전면이 평탄하도록 두껍게 형성한다.
도 2d에서와 같이, 상기 제 3 감광막(38)을 제거하고, 전면에 금속층(39)과 제 4 감광막(40)을 차례로 형성한 다음, 상기 제 4 감광막(40)을 상기 제 1 콘택홀을 중심으로 제 1 산화막(37)상의 소정 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막(40)을 마스크로 이용하여 상기 금속층(39)을 선택적으로 식각한다. 여기서 상기 선택적으로 식각된 금속층(39)으로 비트 라인을 형성한다.
도 2e에서와 같이, 상기 제 4 감광막(40)을 제거하고, 상기 금속층(39)을 포함한 제 1 산화막(37)상에 ILD막(41), 제 3 질화막(42), 제 2 산화막(43)과 제 5 감광막(44)을 차례로 형성한 다음, 상기 제 5 감광막(44)을 커패시터가 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 5 감광막(44)을 마스크로 상기 제 2 산화막(43)을 선택적으로 식각하여 트렌치를 형성한다.
도 2f에서와 같이,상기 제 5 감광막(44)을 제거하고, 전면에 제 6 감광막(45)을 도포한 다음, 상기 제 6 감광막(45)을 스토리지 노드 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 6 감광막(45)을 마스크로 이용하여 상기 ILD막(41), 제 3 질화막(42), 제 1 산화막(37)과 게이트 산화막(33)을 선택적 식각하므로 제 2 콘택홀을 형성한다.
도 2g에서와 같이, 상기 제 6 감광막(45)을 제거하고, 전면에 제 2 다결정 실리콘(46)과 제 3 산화막(47)을 차례로 형성한다.
도 2h에서와 같이, 씨엠피(CMP:Chemical Mechanical Polishing) 공정을 하여 상기 제 2 산화막(43)보다 상측에 위치하는 제 2 다결정 실리콘(46)과 제 3 산화막(47)을 제거한다.
도 2i에서와 같이, 상기 제 3 질화막(42)상의 제 2, 제 3 산화막(43,47)을 제거한다.
본 발명의 반도체 소자의 제조 방법은 커패시터의 스토리지 노드 형성시 에치백 공정대신에 씨엠피 공정을 행하므로 상기 스토리지 노드를 구성하는 다결정 실리콘의 첨점 형상이 좋기 때문에 커패지터의 특성이 향상되고 또한 커패시터의 스토리지 노드를 형성하기 위하여 단층의 다결정 실리콘을 사용하므로 공정이 용이하고 안정하다는 효과가 있다.
Claims (4)
- 기판에 게이트 절연막과 불순물 영역을 갖는 트랜지스터를 형성하는 단계, 상기 트랜지스터를 포함한 전면에 제 1 콘택홀을 갖는 제 1 절연막을 형성하는 단계, 상기 제 1 콘택홀에 비트 라인을 형성하는 단계, 상기 비트 라인을 포함한 전면에 제 2, 제 3, 제 4 절연막을 차례로 형성하는 단계, 상기 제 1, 제 2, 제 3, 제 4 절연막과 게이트 절연막을 선택적으로 패터닝하여 제 1 콘택홀 양측의 불순물 영역상에 제 2 콘택홀과 트렌치를 형성하는 단계, 상기 제 2 콘택홀과 트렌치를 포함한 전면에 차례로 도전체와 제 5 절연막을 형성하는 단계, 상기 제 4 절연막보다 상측에 위치한 도전체와 제 5 절연막을 제거하는 단계, 상기 제 4, 제 5 절연막을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 트렌치는 제 4 절연막을 선택적으로 패터닝하여 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 제 2 콘택홀은 제 1, 제 2, 제 3 절연막과 게이트 산화막을 선택적으로 패터닝하여 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 제 4 절연막보다 상측에 위치한 도전체와 제 5 절연막을 제거하는 방법은 씨엠피 공정을 이용함을 특징으로 하는 반도체 소자의 제조 방법.
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