KR20000037582A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 종래에는 내부접속층과 콘택의 단락을 방지하기 위해 층간절연막을 통해 절연해야 함으로써, 사진식각공정, 배리어 금속층과 텅스텐 증착공정 및 텅스텐 평탄화공정이 추가로 요구되어 공정이 복잡한 문제점이 있었고, 내부접속층의 오정렬로 인해 소스/드레인과 게이트의 단선이 발생될 수 있는 문제점이 있었다. 따라서, 본 발명은 일반적인 트랜지스터가 형성되는 제1액티브영역과 내부접속층이 형성될 트랜지스터가 형성되는 제2액티브영역의 반도체기판 상부에 제1절연막을 증착한 후, 사진식각공정을 통해 게이트가 형성될 영역을 식각하는 공정과; 상기 제1절연막의 식각된 영역에 게이트절연막과 제1폴리실리콘이 적층된 게이트를 형성한 후, 제1절연막을 절반정도 식각하는 공정과; 상기 제2액티브영역의 게이트 일측 반도체기판 상부에 형성된 제1절연막을 식각한 후, 그 구조물의 상부전면에 제2폴리실리콘을 증착하는 공정과; 상기 제2폴리실리콘 및 제1절연막을 선택적으로 식각하여 제2액티브영역의 게이트 일측면에 제1측벽을 형성함과 동시에 그 게이트의 타측면 및 제1액티브영역의 게이트 양측면에 제2측벽을 형성하는 공정과; 상기 게이트 및 제1,제2측벽을 마스크로 하여 반도체기판 내에 저농도의 불순물이온을 경사지게 주입한 후, 고농도의 불순물이온을 주입하여 엘디디영역 및 소스/드레인을 형성하는 공정과; 상기 엘디디영역 및 소스/드레인이 형성된 구조물의 상부전면에 살리사이드공정을 적용하여 소스/드레인, 제1,제2측벽 및 게이트 상에 실리사이드층을 형성하는 공정과; 상기 실리사이드층이 형성된 구조물의 상부전면에 층간절연막을 증착하여 평탄화한 후, 사진식각공정을 통해 제1,제2액티브영역의 게이트 타측면 반도체기판 내에 형성된 소스/드레인이 노출되도록 층간절연막을 식각하는 공정과; 상기 층간절연막이 식각된 구조물의 상부전면에 도전성물질을 증착한 후, 평탄화하여 콘택을 형성하는 공정으로 이루어지는 반도체소자의 제조방법을 제공함으로써, 1번의 층간절연막 증착을 통해 게이트의 제1측벽으로 형성되는 내부접속층과 콘택의 단락을 방지함과 아울러 내부접속층을 게이트의 제1측벽으로 형성함에 따라 내부접속층의 오정렬에 대한 우려를 해결할 수 있게 되므로, 종래 2번의 배리어 금속층과 텅스텐 증착공정 및 텅스텐 평탄화공정을 1번으로 줄일 수 있어 제조비용의 절감 및 생산성 향상에 기여할 수 있고, 제1,2액티브영역의 게이트측면에 질화막과 폴리실리콘이 적층된 제2측벽을 형성하여 게이트 상부에 형성되는 실리사이드층의 면적을 넓게 할 수 있어 게이트저항을 감소시킬 수 있는 효과가 있다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 전체적인 공정을 단순화하여 실리사이드(silicide)가 형성되는 일반적인 트랜지스터의 게이트저항을 감소시킴과 동시에 실리사이드 및 소스/드레인과 게이트를 접속시키는 국부적인 내부접속층(local interconnection layer)이 형성되는 트랜지스터의 내부접속층 정렬마진을 확보하기에 적당하도록 한 반도체소자의 제조방법에 관한 것이다.
종래 반도체소자의 제조방법을 도1a 내지 도1i에 도시한 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와같이 일반적인 트랜지스터가 형성되는 제1액티브영역과 내부접속층이 형성될 트랜지스터가 형성되는 제2액티브영역의 반도체기판(1) 상부에 게이트산화막(2)과 폴리실리콘(3)이 적층된 게이트를 각기 형성하고, 그 게이트를 마스크로 하여 반도체기판(1) 내에 저농도 불순물이온을 주입한 후, 상기 게이트의 양측면에 절연물질의 측벽(4)을 형성하고, 그 게이트와 측벽(4)을 마스크로 하여 반도체기판(1) 내에 고농도 불순물이온을 주입하여 엘디디(lightly doped drain:LDD)영역(5) 및 소스/드레인(6)을 형성한다. 이때, 게이트 및 측벽(4)을 마스크로 이용하여 형성된 엘디디영역(5)은 반도체소자의 고집적화에 대한 요구로 소자의 각 영역들을 한계면적까지 줄임에 따라 채널길이 감소에 의해 발생하는 단채널효과(short channel effect)를 완화시키게 된다.
그리고, 도1b에 도시한 바와같이 상기 폴리실리콘(3) 및 소스/드레인(6) 상에 자기정렬되는 실리사이드(self-aligned silicide : SALICIDE)공정을 적용하여 실리사이드층(7)을 형성한다. 이때, 자기정렬되는 실리사이드(즉, 살리사이드)공정이란 상기 게이트 및 소스/드레인(6)이 형성된 반도체기판(1)의 상부전면에 금속층을 증착하고 열처리하게 되면 금속과 실리콘은 반응하여 게이트 및 소스/드레인(6) 상에 실리사이드층(7)으로 형성되지만, 금속과 측벽(4) 또는 금속과 필드산화막(도면 미도시)등은 반응이 이루어지지 않아 금속층으로 잔류하는 성질을 이용하여 실리사이드층(7)을 형성하고, 잔류하는 금속층을 습식식각등을 통해 제거하는 일련의 공정을 지칭한다.
그리고, 도1c에 도시한 바와같이 상기 실리사이드층(7)이 형성된 구조물의 상부전면에 층간절연막(8)을 증착한 후, 화학기계적 연마(chemical mechanical polishing : CMP)하여 평탄화한다.
그리고, 도1d에 도시한 바와같이 상기 층간절연막(8)의 상부전면에 감광막을 도포한 후, 노광 및 현상하여 감광막 패턴(PR1)을 형성하고, 그 감광막 패턴(PR1)을 적용하여 층간절연막(8)을 식각한다. 이때, 제2액티브영역은 감광막 패턴(PR1)에 의해 상기 소스/드레인(6)의 일측(즉, 게이트 상부 실리사이드층(7)과 접속될 영역) 실리사이드층(7)은 상기 게이트 상부 실리사이드층(7) 및 측벽(4)과 함께 노출되며, 소스/드레인(6)의 타측(즉, 콘택 형성영역) 실리사이드층(7)은 상기 게이트 상부 실리사이드층(7) 및 측벽(4)과 층간절연막(8)을 통해 이격되어 노출되고, 제1액티브영역은 소스/드레인(6)의 타측(즉, 콘택 형성영역) 실리사이드층(7)만이 상기 게이트 상부 실리사이드층(7) 및 측벽(4)과 층간절연막(8)을 통해 이격되어 노출되며, 이후 감광막 패턴(PR1)을 제거한다.
그리고, 도1e에 도시한 바와같이 상기 감광막 패턴(PR1)에 의해 층간절연막(8)이 식각된 구조물의 상부전면에 배리어(barrier) 금속층과 텅스텐을 증착한 후, 화학기계적 연마하여 평탄화함으로써, 상기 제2액티브영역에 소스/드레인(6)의 일측과 게이트가 접속되는 내부접속층(9) 및 소스/드레인(6)의 타측상에 콘택(10)을 형성함과 동시에 제1액티브영역 소스/드레인의 타측상에 콘택(10)을 형성한다.
그리고, 도1f에 도시한 바와같이 상기 층간절연막(8) 사이에 내부접속층(9) 및 콘택(10)이 형성된 구조물의 상부전면에 층간절연막(11)을 증착하고, 그 층간절연막(11)의 상부에 감광막을 도포한 후, 노광 및 현상하여 감광막 패턴(PR2)을 형성하고, 그 감광막 패턴(PR2)을 적용하여 층간절연막(11)을 식각한다. 이때, 감광막 패턴(PR2)에 의해 제1,제2액티브영역에 형성된 콘택(10)이 노출되며, 이후 감광막 패턴(PR2)을 제거한다.
그리고, 도1g에 도시한 바와같이 상기 층간절연막(11) 사이로 콘택(10)이 노출된 구조물의 상부전면에 배리어 금속층과 텅스텐을 증착한 후, 에치-백(etch-back) 또는 화학기계적 연마하여 평탄화함으로써, 상기 제1,제2액티브영역의 콘택(10) 상부에 콘택(12)을 형성한다.
그리고, 도1h에 도시한 바와같이 상기 층간절연막(11) 사이에 콘택(12)이 형성된 구조물의 상부전면에 금속배선(13)을 증착하고, 그 금속배선(13)의 상부에 감광막을 도포한 후, 노광 및 현상하여 감광막 패턴(PR3)을 형성하고, 그 감광막 패턴(PR3)을 적용하여 금속배선(13)을 식각한다. 이때, 감광막 패턴(PR3)에 의해 패터닝된 금속배선(13)은 상기 제1,제2액티브영역의 콘택(12) 상부에서 접촉됨과 아울러 제2액티브영역은 층간절연막(11)을 통해 내부접속층(9)과 절연될 수 있으므로, 콘택(10,12)보다 넓은 폭으로 구현된다.
그리고, 도1i에 도시한 바와같이 상기 감광막 패턴(PR3)을 제거한다.
그러나, 상기한 바와같은 종래 반도체소자의 제조방법은 내부접속층과 콘택의 단락을 방지하기 위해 층간절연막을 통해 절연해야 함으로써, 사진식각공정, 배리어 금속층과 텅스텐 증착공정 및 텅스텐 평탄화공정이 추가로 요구되어 공정이 복잡한 문제점이 있었고, 내부접속층의 오정렬(mis-align)로 인해 소스/드레인과 게이트의 단선이 발생될 수 있는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 전체적인 공정을 단순화하여 실리사이드가 형성되는 일반적인 트랜지스터의 게이트저항을 감소시킴과 동시에 실리사이드 및 소스/드레인과 게이트를 접속시키는 국부적인 내부접속층이 형성되는 트랜지스터의 내부접속층 정렬마진을 확보할 수 있는 반도체소자의 제조방법을 제공하는데 있다.
도1은 종래 반도체소자의 제조방법을 보인 수순단면도.
도2는 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
21:반도체기판 22:질화막
23:게이트산화막 24,25:폴리실리콘
26:엘디디영역 27:소스/드레인
28:실리사이드층 29:층간절연막
30:콘택 31:금속배선
PR21∼PR23:감광막 패턴
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자 제조방법의 바람직한 일 실시예는 일반적인 트랜지스터가 형성되는 제1액티브영역과 내부접속층이 형성될 트랜지스터가 형성되는 제2액티브영역의 반도체기판 상부에 제1절연막을 증착한 후, 사진식각공정을 통해 게이트가 형성될 영역을 식각하는 공정과; 상기 제1절연막의 식각된 영역에 게이트절연막과 제1폴리실리콘이 적층된 게이트를 형성한 후, 제1절연막을 절반정도 식각하는 공정과; 상기 제2액티브영역의 게이트 일측 반도체기판 상부에 형성된 제1절연막을 식각한 후, 그 구조물의 상부전면에 제2폴리실리콘을 증착하는 공정과; 상기 제2폴리실리콘 및 제1절연막을 선택적으로 식각하여 제2액티브영역의 게이트 일측면에 제1측벽을 형성함과 동시에 그 게이트의 타측면 및 제1액티브영역의 게이트 양측면에 제2측벽을 형성하는 공정과; 상기 게이트 및 제1,제2측벽을 마스크로 하여 반도체기판 내에 저농도의 불순물이온을 경사지게 주입한 후, 고농도의 불순물이온을 주입하여 엘디디영역 및 소스/드레인을 형성하는 공정과; 상기 엘디디영역 및 소스/드레인이 형성된 구조물의 상부전면에 살리사이드공정을 적용하여 소스/드레인, 제1,제2측벽 및 게이트 상에 실리사이드층을 형성하는 공정과; 상기 실리사이드층이 형성된 구조물의 상부전면에 층간절연막을 증착하여 평탄화한 후, 사진식각공정을 통해 제1,제2액티브영역의 게이트 타측면 반도체기판 내에 형성된 소스/드레인이 노출되도록 층간절연막을 식각하는 공정과; 상기 층간절연막이 식각된 구조물의 상부전면에 도전성물질을 증착한 후, 평탄화하여 콘택을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명의 일 실시예에 따른 반도체소자 제조방법의 바람직한 일 실시예를 도2a 내지 도2j의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 일반적인 트랜지스터가 형성되는 제1액티브영역과 내부접속층이 형성될 트랜지스터가 형성되는 제2액티브영역의 반도체기판(21) 상부에 절연막으로 질화막(22)을 증착하고, 그 질화막(22)의 상부에 감광막을 도포한 후, 노광 및 현상하여 감광막 패턴(PR21)을 형성하고, 그 감광막 패턴(PR21)을 적용하여 질화막(22)을 식각함으로써, 제1,제2액티브영역에 게이트가 형성될 영역을 정의한다.
그리고, 도2b에 도시한 바와같이 상기 감광막 패턴(PR21)을 제거하고, 질화막(22)의 식각으로 노출된 반도체기판(21)을 산화시켜 게이트산화막(23)을 성장시킨 후, 그 구조물의 상부전면에 폴리실리콘(24)을 증착하고, 에치-백 또는 화학기계적 연마를 통해 평탄화하여 게이트를 형성한다.
그리고, 도2c에 도시한 바와같이 상기 질화막(22)을 절반정도 식각하고, 그 구조물의 상부전면에 감광막을 도포한 후, 노광 및 현상하여 감광막 패턴(PR22)을 형성하고, 그 감광막 패턴(PR22)을 적용하여 질화막(22)을 식각한다. 이때, 감광막 패턴(PR22)은 제2액티브영역의 게이트 일측 반도체기판(21)의 상부에 형성된 질화막(22)을 노출시키게 형성한다.
그리고, 도2d에 도시한 바와같이 상기 감광막 패턴(PR22)을 제거한 후, 그 구조물의 상부에 폴리실리콘(25)을 증착한다.
그리고, 도2e에 도시한 바와같이 상기 폴리실리콘(25) 및 질화막(22)을 선택적으로 식각하여 제2액티브영역의 게이트 일측면에 폴리실리콘(25)의 제1측벽을 형성함과 동시에 그 게이트의 타측면 및 제1액티브영역의 게이트 양측면에 질화막(22)과 폴리실리콘(25)이 적층된 제2측벽을 형성한다. 이때, 폴리실리콘(25)의 제1측벽은 상기 폴리실리콘(24)과 이후에 형성되는 엘디디영역(26) 및 소스/드레인(27)을 국부적으로 접속시키는 내부접속층이 된다.
그리고, 도2f에 도시한 바와같이 상기 게이트 및 제1,제2측벽을 마스크로 하여 반도체기판(21) 내에 저농도의 불순물이온을 경사지게 주입한 후, 고농도의 불순물이온을 주입하여 엘디디영역(26) 및 소스/드레인(27)을 형성한다. 이때, 엘디디영역(26)을 형성하는 이유는 이미 전술하였으므로 여기서는 상세한 설명을 생략한다.
그리고, 도2g에 도시한 바와같이 상기 엘디디영역(26) 및 소스/드레인(27)이 형성된 구조물의 상부전면에 살리사이드공정을 적용하여 소스/드레인(27), 제1,제2측벽 및 게이트 상에 실리사이드층(28)을 형성한다. 이때, 상기 제2액티브영역의 제1측벽은 폴리실리콘(25)으로 형성되므로, 상부전면에 실리사이드층(28)이 형성되어 폴리실리콘(24)과 엘디디영역(26) 및 소스/드레인(27)을 접속시키지만, 제1,제2액티브영역의 제2측벽은 폴리실리콘(25)과 질화막(22)이 적층되어 형성되므로, 질화막(22)의 상부에는 실리사이드층(28)이 형성되지 않게 되어 폴리실리콘(24)와 엘디디영역(26) 및 소스/드레인(27)을 접속시키지 않게 된다.
그리고, 도2h에 도시한 바와같이 상기 실리사이드층(28)이 형성된 구조물의 상부에 층간절연막(29)을 증착하고, 그 층간절연막(29)의 상부에 감광막을 도포한 후, 노광 및 현상하여 감광막 패턴(PR23)을 형성하고, 그 감광막 패턴(PR23)을 적용하여 층간절연막(29)을 식각한다. 이때, 감광막 패턴(PR23)은 상기 제1,제2액티브영역의 게이트 타측면 반도체기판(21) 내에 형성된 실리사이드(28) 상의 층간절연막(29)이 노출되도록 형성한다.
그리고, 도2i에 도시한 바와같이 상기 감광막 패턴(PR23)을 제거한 후, 그 구조물의 상부에 도전성물질로 배리어 금속층과 텅스텐을 증착한 후, 에치-백 또는 화학기계적 연마를 통해 평탄화하여 콘택(30)을 형성한다.
그리고, 도2j에 도시한 바와같이 상기 층간절연막(29) 사이에 콘택(30)이 형성된 구조물의 상부전면에 금속배선(31)을 증착하고, 사진식각공정을 통해 패터닝한다.
상기한 바와같은 본 발명에 의한 반도체소자의 제조방법은 1번의 층간절연막 증착을 통해 게이트의 제1측벽으로 형성되는 내부접속층과 콘택의 단락을 방지함과 아울러 내부접속층을 게이트의 제1측벽으로 형성함에 따라 내부접속층의 오정렬에 대한 우려를 해결할 수 있게 되므로, 종래 2번의 배리어 금속층과 텅스텐 증착공정 및 텅스텐 평탄화공정을 1번으로 줄일 수 있어 제조비용의 절감 및 생산성 향상에 기여할 수 있고, 제1,2액티브영역의 게이트측면에 질화막과 폴리실리콘이 적층된 제2측벽을 형성하여 게이트 상부에 형성되는 실리사이드층의 면적을 넓게 할 수 있어 게이트저항을 감소시킬 수 있는 효과가 있다.

Claims (3)

  1. 일반적인 트랜지스터가 형성되는 제1액티브영역과 내부접속층이 형성될 트랜지스터가 형성되는 제2액티브영역의 반도체기판 상부에 제1절연막을 증착한 후, 사진식각공정을 통해 게이트가 형성될 영역을 식각하는 공정과; 상기 제1절연막의 식각된 영역에 게이트절연막과 제1폴리실리콘이 적층된 게이트를 형성한 후, 제1절연막을 절반정도 식각하는 공정과; 상기 제2액티브영역의 게이트 일측 반도체기판 상부에 형성된 제1절연막을 식각한 후, 그 구조물의 상부전면에 제2폴리실리콘을 증착하는 공정과; 상기 제2폴리실리콘 및 제1절연막을 선택적으로 식각하여 제2액티브영역의 게이트 일측면에 제1측벽을 형성함과 동시에 그 게이트의 타측면 및 제1액티브영역의 게이트 양측면에 제2측벽을 형성하는 공정과; 상기 게이트 및 제1,제2측벽을 마스크로 하여 반도체기판 내에 저농도의 불순물이온을 경사지게 주입한 후, 고농도의 불순물이온을 주입하여 엘디디영역 및 소스/드레인을 형성하는 공정과; 상기 엘디디영역 및 소스/드레인이 형성된 구조물의 상부전면에 살리사이드공정을 적용하여 소스/드레인, 제1,제2측벽 및 게이트 상에 실리사이드층을 형성하는 공정과; 상기 실리사이드층이 형성된 구조물의 상부전면에 층간절연막을 증착하여 평탄화한 후, 사진식각공정을 통해 제1,제2액티브영역의 게이트 타측면 반도체기판 내에 형성된 소스/드레인이 노출되도록 층간절연막을 식각하는 공정과; 상기 층간절연막이 식각된 구조물의 상부전면에 도전성물질을 증착한 후, 평탄화하여 콘택을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1항에 있어서, 상기 제1측벽은 제2폴리실리콘으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1항에 있어서, 상기 제2측벽은 제1절연막과 제2폴리실리콘이 적층되어 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
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KR101400326B1 (ko) * 2006-10-25 2014-05-26 삼성전자주식회사 강화된 콘택 영역을 위한 실리사이드된 폴리실리콘 스페이서

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