KR100293457B1 - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 공정을 간소화하고, 콘택홀간의 미스얼라인 문제를 해결하기 위한 것으로써, 본 발명의 반도체 소자는 제 1 도전형의 반도체 기판과, 상기 기판의 표면내에서 소정의 간격을 두고 형성된 제 2 도전형의 제 1 불순물 영역과 제 2 불순물 영역과, 일부가 상기 제 1 불순물 영역과 직접적으로 연결되고, 나머지 부분은 절연막을 사이에 두고 상기 제 1 불순물 영역과 제 2 불순물 영역 사이의 기판상에 형성되며, 그 양측면에 측벽을 갖는 게이트 전극과, 상기 제 2 불순물 영역이 노출되도록 콘택홀을 갖고 상기 게이트 전극을 포함한 전면에 형성된 층간절연막과, 상기 콘택홀내에 매립되는 플러그와, 상기 플러그와 전기적으로 연결되는 메탈을 포함하여 구성된다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 게이트 형성전에 질소 이온을 주입하는 공정을 이용하여 게이트와 액티브 영역을 직접 연결하는데 적당한 반도체 소자 및 그 제조방법에 관한 것이다.
이하, 종래 기술에 따른 반도체 소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 1j는 종래 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.
도 1a에 도시한 바와 같이, 활성영역의 반도체 기판(1)상에 게이트 전극(22)을 형성한다.
게이트 전극(2)을 포함한 전면에 절연막을 증착한 후, 에치백하여 게이트 전극(2)의 양측에 측벽(3)을 형성한다.
이때, 게이트 전극(2)의 물질은 폴리실리콘을 적용한다.
이후, 이온주입을 통해 게이트 전극(2)의 양측 기판내에 소오스/드레인 영역(4,5)을 형성하고, 상기 게이트 전극(2)의 상부면, 그리고 반도체 기판(1)상에 통상의 방법으로 실리사이드층(6)을 형성한다.
실리사이드층(6)을 포함한 전면에 제 1 ILD(Inter Layer Dielectric)층(7)을 형성한 후 CMP(Chemical Mechanical Polishing)공정으로 제 1 ILD층(7)을 평탄화한다.
도 1b에 도시한 바와 같이, 소오스 영역(4)의 실리사이드와 게이트 전극(2)상부의 실리사이드층(6)이 동시에 노출되는 제 1 콘택홀(7a)과, 드레인 영역(5)의 실리사이드층(7)이 노출되는 제 2 콘택홀(7b)을 형성한다.
여기서, 상기 콘택홀은 사진 식각 공정을 통해 형성되며 상기 소오스 영역(4) 및 게이트 전극(2)상부의 실리사이드층(6)이 동시에 노출되는 제 1 콘택홀(7a)을 로컬 인터컨넥션(LI : Local Interconnection)이라 하며, 이하에서 로컬 인터컨넥션이라 지칭한다.
도 1c에 도시한 바와 같이, 로컬 인터컨넥션(7a)및 제 2 콘택홀(7b)을 포함한 전면에 제 1 텅스텐(8)을 증착한다.
이후, 도 1d에 도시한 바와 같이, 상기 제 1 ILD층(7)이 노출될 때까지 상기 제 1 텅스텐(8)을 평탄화하여 상기 로컬 인터컨넥션(7a) 및 제 2 콘택홀(7b)을 제 1 텅스텐(8)으로 매립시킨다.
도 1e에 도시한 바와 같이, 매립된 제 1 텅스텐(8) 및 제 1 ILD층(7)상에 제 2 ILD층(9)을 형성한 후, 제 2 ILD층(9)상에 포토레지스트(10)를 도포한다.
노광 및 현상 공정으로 포토레지스트(10)를 패터닝하고, 도 1f에 도시한 바와 같이, 패터닝된 포토레지스트(10)를 마스크로 이용한 식각 공정으로 상기 제 2 콘택홀(7b)에 매립된 제 1 텅스텐(8)이 노출되도록 제 2 ILD층(9)을 선택적으로 제거하여 제 3 콘택홀(9a)을 형성한다.
도 1g에 도시한 바와 같이, 포토레지스트(10)를 제거한 후, 제 2 텅스텐(8a)을 증착한 후, 도 1h에 도시한 바와 같이, CMP공정으로 제 2 텅스텐(8a)을 평탄화하여 상기 제 3 콘택홀(9a)내에 상기 제 1 텅스텐(8)과 전기적으로 연결되는 제 2 텅스텐(8a)을 매립한다.
이후, 도 1i에 도시한 바와 같이, 상기 제 2 텅스텐(8a) 및 제 2 ILD층(9)을 포함한 전면에 베리어 메탈(11)을 증착한다.
그리고 베리어 메탈(11)상에 포토레지스트(10a)를 도포한 후, 노광 및 현상 공정으로 포토레지스트(10a)를 패터닝한다.
도 1j에 도시한 바와 같이, 패터닝된 포토레지스트(10a)를 마스크로 이용하여 상기 제 3 콘택홀(9a)에 매립된 제 2 텅스텐(8a)의 상부 및 인접한 제 2 ILD층(9)상에만 남도록 베리어 메탈(11)을 식각하면 종래 기술에 따른 반도체 소자 제조공정이 완료된다.
그러나 상기와 같은 종래 반도체 소자 제조방법은 다음과 같은 문제점이 있었다.
첫째, 로컬 인터컨넥션을 형성한 후, 다시 콘택홀을 형성해야 하므로 포토, 에치, 베리어 메탈증착, 텅스텐 증착, 텅스텐 평탄화등의 공정을 두 번씩 진행하여야 하므로 공정이 복잡하다.
둘째, 서로 다른 층에서 콘택홀이 형성되므로 콘택홀간의미스얼라인(mis-
align)의 우려가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 공정을 간소화하고, 콘택홀간의 미스얼라인 문제를 해결할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1j는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도
도 2는 본 발명에 따른 반도체 소자의 구조단면도
도 3a 내지 3f는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
31 : 제 1 도전형의 반도체 기판 33 : 산화막
34 : 게이트 전극 35 : 측벽
36,36a : 소오스 및 드레인 불순물 영역 37 : 실리사이드층
38 : 층간절연막 39 : 콘택홀
40 : 플러그 41 : 메탈
상기의 목적을 달성하기 위한 본 발명의 반도체 소자는 제 1 도전형의 반도체 기판과, 상기 기판의 표면내에서 소정의 간격을 두고 형성된 제 2 도전형의 제 1 불순물 영역과 제 2 불순물 영역과, 일부가 상기 제 1 불순물 영역과 직접적으로 연결되고, 나머지 부분은 절연막을 사이에 두고 상기 제 1 불순물 영역과 제 2 불순물 영역 사이의 기판상에 형성되며, 그 양측면에 측벽을 갖는 게이트 전극과, 상기 제 2 불순물 영역이 노출되도록 콘택홀을 갖고 상기 게이트 전극을 포함한 전면에 형성된 층간절연막과, 상기 콘택홀내에 매립되는 플러그와, 상기 플러그와 전기적으로 연결되는 메탈을 포함하여 구성되고, 본 발명의 반도체 소자 제조방법은 제 1 도전형의 반도체 기판의 소정영역에 제 2 도전형의 불순물 이온을 주입하여 제 1 불순물 영역을 형성하고, 그 표면내에 질소 이온을 주입하는 공정과, 상기 질소 이온이 주입된 영역보다 주입되지 않은 영역에서 더 두꺼운 두께를 갖도록 상기 기판상에 절연막을 형성하는 공정과, 상기 질소 이온이 주입된 영역의 상기 절연막이 충분히 제거될 수 있도록 상기 절연막을 식각하는 공정과, 상기 절연막이 제거된 부분을 통해 상기 제 1 불순물 영역과 직접적으로 연결되고, 상기 절연막이 제거되지 않은 부분을 게이트 절연막으로 이용하여 상기 게이트 절연막상에 게이트 전극을 패터닝하는 공정과, 상기 게이트 전극 양측면에 측벽을 형성하는 공정과, 상기 측벽 양측의 기판에 제 2 도전형의 불순물 이온을 주입하여 상기 제 1 불순물 영역에 대칭하는 제 2 불순물 영역을 형성하는 공정과, 상기 게이트 전극을 포함한 기판 전면에 층간절연막을 형성하고, 상기 제 2 불순물 영역이 노출되도록 콘택홀을 형성하는 공정과, 상기 콘택홀내에 도전성의 플러그를 형성하는 공정과, 상기 플러그와 전기적으로 연결되는 메탈을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명의 반도체 소자 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자의 구조단면도이다.
도 2에 도시한 바와 같이, 제 1 도전형의 반도체 기판(31)과, 상기 기판(31)내에 소정 간격을 두고 형성된 제 2 도전형의 소오스 불순물 영역(36) 및 드레인 불순물 영역(36a)과, 일부가 상기 소오스 불순물 영역(36)과 직접적으로 연결되고 나머지 부분은 절연막(33)에 의해 기판(31)과 절연되는 게이트 전극(34)과, 상기 게이트 전극(34)의 양측면에 형성된 측벽(35)과, 상기 게이트 전극(35) 및 상기 측벽(35) 양측의 소오스 불순물 영역(36) 및 드레인 불순물 영역(36a)상에 형성된 실리사이드층(37)과, 상기 실리사이드층(37)을 포함한 전면에 형성된 층간절연막(38)과, 상기 층간절연막(38)을 관통하여 상기 게이트 전극(34)과 연결되지 않은 상기 드레인 불순물 영역(36a)에 상응하는 상기 실리사이드층(37)에 전기적으로 연결되는 도전성의 플러그(40)와, 상기 플러그(40)에 전기적으로 연결되는 메탈(41)을 포함하여 구성된다.
이와 같이 구성된 본 발명의 반도체 소자 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3a 내지 3f는 본 발명의 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.
도 3a에 도시한 바와 같이, 제 1 도전형의 반도체 기판(31)에 포토레지스트(32)를 마스크로 이용하여 제 2 도전형의 소오스/드레인용 불순물 이온주입을 실시한다.
그리고 질소 이온을 상기 기판의 표면에만 주입한다.
도 3b에 도시한 바와 같이, 상기 포토레지스트(32)를 제거한 후, 질소 이온 및 소오스/드레인용 불순물 이온이 주입된 부분을 포함한 기판상에 산화막(33)을 성장시킨다.
이때, 질소이온이 주입된 부분은 산화막의 성장속도가 질소 이온이 주입되지 않은 부분에 비해 느리므로 질소이온이 주입된 부분과 주입되지 않은 부분은 단차를 가지게 된다.
여기서, 상기 포토레지스트(32) 제거시 황산을 이용한 SPM공정을 이용한다.
이후, 도 3c에 도시한 바와 같이, 마스크를 사용하지 않은 상태에서 질소 이온이 주입되지 않은 부분의 산화막(33)이 게이트 절연막으로써 역할을 할 수 있을 정도의 두께로 식각한다.
따라서, 질소 이온이 주입된 부분의 산화막은 완전히 제거되어 기판(31)의 표면이 노출되게 된다.
즉, 기판(31)은 산화막(33)이 형성된 부분과 산화막이 형성되지 않고 기판(31)이 그대로 노출되는 부분으로 구분된다.
이후, 도 3d에 도시한 바와 같이, 전면에 폴리실리콘등의 도전성 물질을 증착한 후, 패터닝하여 게이트 전극(34)을 형성하고, 게이트 전극(34) 양측의 상기 산화막(33)을 제거한다.
이때, 게이트 전극(34)은 노출된 기판(31)과 산화막(33)상에 동시에 형성되도록 하므로써, 게이트 전극(34)의 일부가 기판(31)과 직접적으로 연결되도록 한다.
그리고 상기 게이트 전극(34) 하부의 일부분에 형성되어 있는 산화막(33)은 게이트 절연막의 역할을 수행한다.
도 3e에 도시한 바와 같이, 상기 게이트 전극(34)의 양측면에 통상의 방법을 이용하여 측벽(35)을 형성한다.
이후, 제 2 도전형의 불순물을 이온주입한 후, 확산을 통해 상기 게이트 전극(34) 양측의 기판(31)내에 소오스 및 드레인 불순물 영역(36,36a)을 형성한다.
이후, 통상의 방법으로 상기 게이트 전극(34) 및 기판(31)의 표면에 실리사이드층(37)을 형성한다.
그리고 실리사이드층(37)을 포함한 기판(31) 전면에 층간절연막(38)으로써, ILD층을 형성한다.
상기 층간절연막(38)상에 포토레지스트(32a)를 도포한 후, 패터닝하고, 패터닝된 포토레지스트(3)를 마스크로 이용한 식각 공정으로 상기 게이트 전극(34)과 연결되지 않은 쪽의 기판(31)(자세하게는 상기 기판상의 실리사이드층(37))이 노출되도록 층간절연막(38)을 식각하여 콘택홀(39)을 형성한다.
이어서, 도 3f에 도시한 바와 같이, 상기 콘택홀(39)을 포함한 기판(31) 전면에 도전성 물질 예컨데, 텅스텐을 증착한 후 평탄화하여 상기 콘택홀(39)내에 매립되는 플러그(40)를 형성한다.
이후, 상기 플러그(40) 및 층간절연막(38)상에 메탈(41)을 증착한 후, 패터닝하여 상기 플러그(40)와 전기적으로 연결시키면 본 발명에 따른 반도체 소자 제조공정이 완료된다.
이상 상술한 바와 같이, 본 발명의 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 게이트 전극과 소오스 불순물 영역을 직접적으로 연결시킴에 따라 게이트 전극과 소오스 불순물 영역을 전기적으로 연결시키기 위한 별도의 콘택홀 형성 공정이 필요치 않아 공정을 간소화시킨다.
둘째, 콘택홀을 한 번만 형성하기 때문에 콘택홀간의 미스얼라인이 발생할 염려가 없다.
Claims (7)
- 제 1 도전형의 반도체 기판;상기 기판의 표면내에서 소정의 간격을 두고 형성된 제 2 도전형의 제 1 불순물 영역과 제 2 불순물 영역;일부가 상기 제 1 불순물 영역과 직접적으로 연결되고, 나머지 부분은 절연막을 사이에 두고 상기 제 1 불순물 영역과 제 2 불순물 영역 사이의 기판상에 형성되며, 그 양측면에 측벽을 갖는 게이트 전극과,상기 제 2 불순물 영역이 노출되도록 콘택홀을 갖고 상기 게이트 전극을 포함한 전면에 형성된 층간절연막과,상기 콘택홀내에 매립되는 플러그와,상기 플러그와 전기적으로 연결되는 메탈을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 측벽 양측의 상기 제 1, 제 2 불순물 영역의 상부와 상기 게이트 전극의 상부면에 실리사이드층이 더 구비됨을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 절연막은 산화막인 것을 특징으로 하는 반도체 소자.
- 제 1 도전형의 반도체 기판의 소정영역에 제 2 도전형의 불순물 이온을 주입하여 제 1 불순물 영역을 형성하고, 그 표면내에 질소 이온을 주입하는 공정과,상기 질소 이온이 주입된 영역보다 주입되지 않은 영역에서 더 두꺼운 두께를 갖도록 상기 기판상에 절연막을 형성하는 공정과,상기 질소 이온이 주입된 영역의 상기 절연막이 충분히 제거될 수 있도록 상기 절연막을 식각하는 공정과,상기 절연막이 제거된 부분을 통해 상기 제 1 불순물 영역과 직접적으로 연결되고, 상기 절연막이 제거되지 않은 부분을 게이트 절연막으로 이용하여 상기 게이트 절연막상에 게이트 전극을 패터닝하는 공정과,상기 게이트 전극 양측면에 측벽을 형성하는 공정과,상기 측벽 양측의 기판에 제 2 도전형의 불순물 이온을 주입하여 상기 제 1 불순물 영역에 대칭하는 제 2 불순물 영역을 형성하는 공정과,상기 게이트 전극을 포함한 기판 전면에 층간절연막을 형성하고, 상기 제 2 불순물 영역이 노출되도록 콘택홀을 형성하는 공정과,상기 콘택홀내에 도전성의 플러그를 형성하는 공정과,상기 플러그와 전기적으로 연결되는 메탈을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 측벽을 형성한 후, 실리사이드 공정을 진행하는 것을 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 절연막은 산소분위기에서 산화막을 성장시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 산화막은 질소 이온이 주입된 영역에서 질소 이온이 주입되지 않은 영역에 보다 얇게 성장하는 것을 특징으로 하는 반도체 소자의 제조방법.
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