KR20020002690A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20020002690A
KR20020002690A KR1020000036942A KR20000036942A KR20020002690A KR 20020002690 A KR20020002690 A KR 20020002690A KR 1020000036942 A KR1020000036942 A KR 1020000036942A KR 20000036942 A KR20000036942 A KR 20000036942A KR 20020002690 A KR20020002690 A KR 20020002690A
Authority
KR
South Korea
Prior art keywords
bit line
film
insulating layer
forming
etched
Prior art date
Application number
KR1020000036942A
Other languages
English (en)
Other versions
KR100682166B1 (ko
Inventor
김대영
김준기
이동덕
공필구
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000036942A priority Critical patent/KR100682166B1/ko
Publication of KR20020002690A publication Critical patent/KR20020002690A/ko
Application granted granted Critical
Publication of KR100682166B1 publication Critical patent/KR100682166B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자 제조 공정 중 자기 정렬(self align)의 방법으로 콘택을 형성함에 있어서 식각되는 부분에 빈 공간(void)을 만들어 콘택을 형성하면서 동시에 캐패시터를 형성하는 방법에 관한 것이다.

Description

반도체 소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자 제조 공정 중 자기 정렬(self align)의 방법으로 콘택을 형성함에 있어서 식각되는 부분에 빈 공간(void)을 만들어 콘택을 형성하면서 동시에 캐패시터를 형성하는 방법에 관한 것이다.
자기 정렬에 의한 방법으로 콘택을 형성하는 종래의 기술에서는 콘택을 형성하기 위한 식각을 하는 과정에서 식각 장벽으로 사용하는 식각장벽 물질이 다른 물질, 예컨데 주로 많이 사용되는 산화막의 물질을 식각할 때 완전히 식각되지 않고 잔류해야 하나 식각 해야 할 양이 많을 경우에는 콘택을 형성하는 것 만으로 식각이 다 이루어지게 된다.
그리하여 반도체 소자가 고집적화됨에 따라 상기한 종래의 자기 정렬의 방법으로는 공정을 진행할 수 없게 되는 문제점이 있다.
따라서 상기한 종래의 문제점을 감안하여, 본 발명은 자기정렬의 방법으로 식각할 때 식각할 부분을 빈 공간으로 만들고 후속으로 식각할 시에는 식각해야할 양을 상대적으로 적게 하여 식각장벽물질을 보호하면서 이를 캐패시터 형성시 이용하도록 함으로써 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 7a 는 본 발명의 방법에 따른 반도체 소자의 제조 공정 단계를 도시한 평면도
도 1b 내지 도 7c 는 본 발명의 방법에 따른 반도체 소자의 제조 공정단계를 도시한 단면도로서,
도 1b 내지 도 7b 는 상기 도 1a 내지 도 7a 에서의 X축에 따른 단면도
도 1c 내지 도 7c 는 상기 도 1a 내지 도 7a 에서의 Y 축에 따른 단면도
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 반도체 기판 2 : 워드라인
3 : 워드라인 스페이서 4 : 제1 절연막
5 : 플러그 폴리실리콘 6 : 제2 절연막
7 : 공간(Void) 8 : 비트라인
9 : 비트라인 스페이서 10 : 제3 절연막
11 : 제1 감광막 12 : 전하축전 전극용 콘택
13 : 제3 절연막의 식각부위 14 : 제4 절연막
15 : 식각 절연막(질화막) 16 : 전하축전 전극 형성용 산화막
17 : 전하축전 전극 형성용 감광막
18 : 전하축전 전극이 형성될 부분을 식각한 부위
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은,
반도체 기판(1) 상부에 워드라인(2)을 형성하고, 상기 워드라인(2)의 양 측벽에 워드라인 스페이서(3)를 형성한 후, 제1 절연막(4) 및 플러그 폴리실리콘(5)을 형성하는 단계와;
상기 제2 절연막(6) 위에 비트라인(8)을 형성한 후, 비트라인 스페이서(9)를 형성하는 단계와;
제3 절연막(10)을 증착하여 비트라인(8)과 비트라인(8')의 사이에 빈 공간(void,7)을 형성하는 단계와;
전체 구조 상부에 감광막(11)을 코팅한 후 셀 영역에서 워드라인 방향으로 전하축전 콘택이 될 부분은 감광막(11)으로 가리고 비트라인 콘택이 들어가는 부분의 길이 방향으로 감광막(11)을 노광하여 제거하는 단계와;
상기 감광막(11)을 식각장벽으로 하여 노출된 상기 제3 절연막(6)을 식각하여 플러그 폴리실리콘(5)이 드러나도록 하고 상부의 감광막(11)을 제거하는 단계와;
전체구조 상부에 제4 절연막(14)을 증착하여 비트라인(8,8') 방향으로 비트라인과 비트라인 사이의 관통된 공간을 상기 제4 절연막(14)으로 식각된 양쪽 측벽을 증착하여 분리하는 단계와;
상기 증착된 제4 절연막(14)을 평탄화 하고, 그 상부에 식각방지 물질(15)을증착한 후, 전하축전 전극 형성용 물질(16)을 증착하고, 전하축전 전극을 형성할 부분을 감광막(17)으로 형성하는 단계와;
상기 감광막(17)을 식각장벽으로 하여 전하축전 산화막(16), 식각 방지용 물질(15), 제4 절연막(14), 제3 절연막(10)을 차례로 식각하고 플러그 폴리(5)가 노출되도록 하는 단계와;
전하축전 전극형성용 물질을 증착하고, 평탄화한 후, 고유전체막을 중착하여 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기에서, 본 발명은 상기 비트라인과 비트라인 사이에 형성된 빈 공간의 크기가 비트라인의 높이보다 높게 형성하도록 하고,
상기 빈 공간의 형성은 스텝 커버리지가 좋지 않은 PE-산화막을 사용한다.
이하 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명한다.
도 1 내지 도 7 은 본 발명의 방법에 따른 반도체 소자의 제조 공정 단계를 도시한 도면으로서,
상기 각 도면의 (a)는 평면도, (b) 및 (c) 는 상기 각 도 (a)의 x, y 선에 따른 단면도를 도시한 도면이다.
먼저, 도 1을 참조하면, 반도체 기판(1) 상부에 워드라인(2)을 형성하고, 상기 워드라인(2)의 양 측벽에 워드라인 스페이서(3)를 형성한 후, 제1 절연막(4) 및 플러그 폴리실리콘(5)을 형성한다. 그 후 제2 절연막(6) 위에 비트라인(8)을 형성한 후, 비트라인 스페이서(9)를 형성한다. 이때 상기 비트라인 스페이서(9)는 실리콘 질화막으로 형성시킨다. 상기 실리콘 질화막으로 된 비트라인 스페이서(9)를 식각할 시, 식각 후 상기 제2 절연막(6)을 식각하여 플러그 폴리실리콘(5)이 드러나도록 한다.
그 후 제3 절연막(10)을 증착하는데 스텝 커버리지(step-coverage)가 좋지 않은 산화막을 증착하여 비트라인(8)과 비트라인(8')의 사이에 빈 공간(void,7)을 형성한다.
도 2를 참조하면, 전체 구조 상부에 감광막(11)을 코팅한 후 셀 영역에서 워드라인 방향으로 전하축전 콘택이 될 부분은 감광막(11)으로 가리고 비트라인 콘택이 들어가는 부분의 길이 방향으로 감광막(11)을 노광하여 제거한다.
도 3을 참조하면, 상기 감광막(11)을 식각장벽으로 하여 노출된 제3 절연막(6)을 식각하여 플러그 폴리실리콘(5)이 드러나도록 하고 상부의 감광막(11)을 제거한다.
도 4를 참조하면, 전체구조 상부에 제4 절연막(14)을 증착하여 비트라인(8,8') 방향으로 비트라인과 비트라인 사이의 관통된 공간을 상기 제4 절연막(14)으로 식각된 양쪽 측벽을 증착하여 분리한다.
도 5를 참조하면, 증착된 제4 절연막(14)을 평탄화 한다. 이때 평탄화는 화학적, 기계적 연마(Chemical Mechanical Polishing)를 이용한다.
도 6을 참조하면, 상기 제4 절연막(14)의 상부에 식각방지 물질(15)로서 실리콘 질화막을 증착한 후, 전하축전 산화막(16)을 증착하고, 전하축전 전극을 형성할 부분을 감광막(17)으로 형성한다.
도 7을 참조하면, 상기 감광막(17)을 식각장벽으로 하여 전하축전산화막(16), 식각 방지용 실리콘 질화막(15), 제4 절연막(14), 제3 절연막(10)을 차례로 식각하고 플러그 폴리실리콘(5)이 드러 나도록 한다.
이후의 공정단계는 전하축전 전극을 증착하고, 평탄화하여 전하축전 전극끼리 절연을 시키고 고유전체막을 중착하고 플레이트 전극을 형성하여 캐패시터를 형성한다.
이상 상기에서 설명한 바와 같이, 비트라인과 비트라인의 사이에 빈 공간을 형성하고, 상기 공간을 이용하여 자기정렬의 식각을 하도록 함으로써 비트라인의 손상을 없게 할 수 있으면서 캐패시터를 형성할 수 있다.

Claims (6)

  1. 반도체 기판(1) 상부에 워드라인(2)을 형성하고, 상기 워드라인(2)의 양 측벽에 워드라인 스페이서(3)를 형성한 후, 제1 절연막(4) 및 플러그 폴리실리콘(5)을 형성하는 단계와;
    상기 제2 절연막(6) 위에 비트라인(8)을 형성한 후, 비트라인 스페이서(9)를 형성하는 단계와;
    제3 절연막(10)을 증착하여 비트라인(8)과 비트라인(8')의 사이에 빈 공간(void,7)을 형성하는 단계와;
    전체 구조 상부에 감광막(11)을 코팅한 후 셀 영역에서 워드라인 방향으로 전하축전 콘택이 될 부분은 감광막(11)으로 가리고 비트라인 콘택이 들어가는 부분의 길이 방향으로 감광막(11)을 노광하여 제거하는 단계와;
    상기 감광막(11)을 식각장벽으로 하여 노출된 상기 제3 절연막(6)을 식각하여 플러그 폴리실리콘(5)이 드러나도록 하고 상부의 감광막(11)을 제거하는 단계와;
    전체구조 상부에 제4 절연막(14)을 증착하여 비트라인(8,8') 방향으로 비트라인과 비트라인 사이의 관통된 공간을 상기 제4 절연막(14)으로 식각된 양쪽 측벽을 증착하여 분리하는 단계와;
    상기 증착된 제4 절연막(14)을 평탄화 하고, 그 상부에 식각방지 물질(15)을 증착한 후, 전하축전 전극 형성용 물질(16)을 증착하고, 전하축전 전극을 형성할부분을 감광막(17)으로 형성하는 단계와;
    상기 감광막(17)을 식각장벽으로 하여 전하축전 산화막(16), 식각 방지용 물질(15), 제4 절연막(14), 제3 절연막(10)을 차례로 식각하고 플러그 폴리(5)가 노출되도록 하는 단계와;
    전하축전 전극형성용 물질을 증착하고, 평탄화한 후, 고유전체막을 중착하여 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법
  2. 제 1 항에 있어서
    상기 워드라인은 폴리실리콘과 텅스텐 실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법
  3. 제 1 항에 있어서
    상기 비트라인과 비트라인 사이에 형성된 빈 공간의 크기가 비트라인의 높이보다 높게 형성되는 것을 특징으로 하는 반도체 소자의 제조방법
  4. 제 1 항 또는 제 4 항에 있어서
    상기 빈 공간의 형성은 스텝 커버리지가 좋지 않은 PE-산화막을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법
  5. 제 1 항에 있어서
    상기 비트라인과 비트라인 사이의 빈 공간을 산화막으로 증착하여 각각 분리한 후 습식 식각으로 플러그 폴리 위의 산화막을 제거하는 것을 특징으로 하는 반도체 소자의 제조방법
  6. 제 1 항에 있어서
    상기 감광막으로 전하축전 전극 형성 물질을 식각하되, 식각 방지막의 상부까지 식각하고 감광막을 제거한 후 다시 그 하부의 절연막을 식각하는 것을 특징으로 하는 반도체 소자의 제조방법
KR1020000036942A 2000-06-30 2000-06-30 반도체 소자의 제조방법 KR100682166B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000036942A KR100682166B1 (ko) 2000-06-30 2000-06-30 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000036942A KR100682166B1 (ko) 2000-06-30 2000-06-30 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20020002690A true KR20020002690A (ko) 2002-01-10
KR100682166B1 KR100682166B1 (ko) 2007-02-12

Family

ID=19675230

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000036942A KR100682166B1 (ko) 2000-06-30 2000-06-30 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100682166B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100819101B1 (ko) * 2006-10-26 2008-04-02 삼성전자주식회사 메모리 소자 및 그의 제조방법
KR100859830B1 (ko) * 2002-07-19 2008-09-23 주식회사 하이닉스반도체 반도체소자의 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100859830B1 (ko) * 2002-07-19 2008-09-23 주식회사 하이닉스반도체 반도체소자의 제조 방법
KR100819101B1 (ko) * 2006-10-26 2008-04-02 삼성전자주식회사 메모리 소자 및 그의 제조방법

Also Published As

Publication number Publication date
KR100682166B1 (ko) 2007-02-12

Similar Documents

Publication Publication Date Title
EP0682372B1 (en) DRAM device with upper and lower capacitor and production method
JP5054864B2 (ja) フローティングゲートメモリセルの半導体メモリアレイ、このアレイを形成する自己整合方法、不揮発性メモリセルのアレイを有する半導体装置、及び、複数の半導体素子に接続する複数の行ラインと列ラインを形成する方法
US7419865B2 (en) Methods of forming memory circuitry
US20040149992A1 (en) Semiconductor device and method of manufacturing the same
JP2001127179A (ja) 半導体装置、不揮発性ランダムアクセスメモリセル、フローティングゲートメモリセルの半導体メモリアレイ、及び、このアレイを形成する方法
US7115491B2 (en) Method for forming self-aligned contact in semiconductor device
US6159820A (en) Method for fabricating a DRAM cell capacitor
US6953744B2 (en) Methods of fabricating integrated circuit devices providing improved short prevention
US6589837B1 (en) Buried contact structure in semiconductor device and method of making the same
KR20030003906A (ko) 반도체 소자의 콘택 형성방법 및 그에 따라 제조된 반도체메모리 소자
US6281073B1 (en) Method for fabricating dynamic random access memory cell
US5665626A (en) Method of making a chimney capacitor
US6350650B1 (en) Method for fabricating a semiconductor memory device
JPH08167700A (ja) 半導体装置の製造方法
KR20020002690A (ko) 반도체 소자의 제조방법
US7109080B2 (en) Method of forming capacitor over bitline contact
JPH1154614A (ja) 半導体装置及びその製造方法
KR20020002574A (ko) 반도체 소자의 콘택플러그 형성방법
JPH11177052A (ja) 半導体装置とその製造方法
KR960015526B1 (ko) 반도체장치 및 그 제조방법
CN117693185A (zh) 半导体结构及其形成方法、存储器
KR100325288B1 (ko) 커패시터 및 그 제조방법
KR20010063426A (ko) 반도체 소자 및 그 제조 방법
KR20040059822A (ko) 반도체 메모리 소자 및 그 제조방법
CN117355130A (zh) 半导体结构及其形成方法、存储器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee