JP3277434B2 - トランジスタの製造方法 - Google Patents
トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、トランジスタの製造方
法に関する。特に、半導体基板上に、シリコン材料層
と、その上層のシリサイド層とを備えて成るゲート電極
を有するトランジスタの製造方法に関するものである。
本発明は、例えば、微細化・集積化したＭＯＳトランジ
スタとして好適に利用することができる。（なお本明細
書において、「ＭＯＳ」とは、一般に導電材−絶縁材−
半導体から成る構造のトランジスタを言い、メタル−オ
キサイド−半導体に限られるものではない。）
法に関する。特に、半導体基板上に、シリコン材料層
と、その上層のシリサイド層とを備えて成るゲート電極
を有するトランジスタの製造方法に関するものである。
本発明は、例えば、微細化・集積化したＭＯＳトランジ
スタとして好適に利用することができる。（なお本明細
書において、「ＭＯＳ」とは、一般に導電材−絶縁材−
半導体から成る構造のトランジスタを言い、メタル−オ
キサイド−半導体に限られるものではない。）
【０００２】
【従来の技術】トランジスタの分野では、微細化が進行
しており、例えばＬＳＩはその微細化がますます進行し
ている。かかる微細化に伴い、特に厳しくなるのがリソ
グラフィー技術であり、微細なパターン形成法には高度
な技術とコストが要求される。
しており、例えばＬＳＩはその微細化がますます進行し
ている。かかる微細化に伴い、特に厳しくなるのがリソ
グラフィー技術であり、微細なパターン形成法には高度
な技術とコストが要求される。
【０００３】また、一方で微細化のトレンドに乗った素
子の高速化、高性能化が求められてきており、性能を確
保するための技術の一つとして、ポリシリコン層上にシ
リサイド層（チタンシリサイドやモリブデンシリサイド
層等）を形成してゲート電極構造とするいわゆるサリサ
イド技術が有望視されている。
子の高速化、高性能化が求められてきており、性能を確
保するための技術の一つとして、ポリシリコン層上にシ
リサイド層（チタンシリサイドやモリブデンシリサイド
層等）を形成してゲート電極構造とするいわゆるサリサ
イド技術が有望視されている。
【０００４】従来、低コストで微細なＭＯＳＦＥＴを形
成する技術として、図８に示すように、ポリシリコン層
３′（図８（ａ））酸化雰囲気（水蒸気雰囲気等）で酸
化し、囲りを酸化物３ｂとして微細なポリシリコン層３
ａを得る技術が開発され、すでに提案済であるが、この
ままではサリサイド化への対応ができない。（なお図８
中、符号１は半導体基板、１０は素子分離用ＬＯＣＯＳ
領域である。）
成する技術として、図８に示すように、ポリシリコン層
３′（図８（ａ））酸化雰囲気（水蒸気雰囲気等）で酸
化し、囲りを酸化物３ｂとして微細なポリシリコン層３
ａを得る技術が開発され、すでに提案済であるが、この
ままではサリサイド化への対応ができない。（なお図８
中、符号１は半導体基板、１０は素子分離用ＬＯＣＯＳ
領域である。）
【０００５】
【発明の目的】本発明は、サリサイド構造を有するトラ
ンジスタの製造に係る技術であって、かつ微細なトラン
ジスタを精度良く形成できるトランジスタの製造方法を
提供することを目的とする。
ンジスタの製造に係る技術であって、かつ微細なトラン
ジスタを精度良く形成できるトランジスタの製造方法を
提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、下記構成をと
ることにより、上記目的を達成する。
ることにより、上記目的を達成する。
【０００７】本発明の請求項１に係るトランジスタの製
造方法は、半導体基板上に、シリコン材料層と、その上
層のシリサイド層とを備えて成るゲート電極を有するト
ランジスタの製造方法であって、基板上にゲート絶縁膜
となる酸化膜を形成し、ゲート電極を構成すべきシリコ
ン材料層上にマスク層を形成し、酸化を行うことにより
上記シリコン材料層の側壁にシリコン酸化物サイドウォ
ールスペーサを形成して該シリコン材料層を幅狭とし、
該サイドウォールスペーサを上記マスク層で保護しつつ
基板上のソース／ドレイン領域を形成すべき部分の酸化
膜を除去し、その後マスク層の除去、及び、上記サイド
ウォールスペーサの存在下での斜めイオン注入による低
濃度不純物領域の形成及びイオン注入によるソース／ド
レイン領域の形成を行い、その後金属層を形成して、シ
リコン材料層上にシリサイド層を形成する工程を備える
ことを特徴とするものである。
造方法は、半導体基板上に、シリコン材料層と、その上
層のシリサイド層とを備えて成るゲート電極を有するト
ランジスタの製造方法であって、基板上にゲート絶縁膜
となる酸化膜を形成し、ゲート電極を構成すべきシリコ
ン材料層上にマスク層を形成し、酸化を行うことにより
上記シリコン材料層の側壁にシリコン酸化物サイドウォ
ールスペーサを形成して該シリコン材料層を幅狭とし、
該サイドウォールスペーサを上記マスク層で保護しつつ
基板上のソース／ドレイン領域を形成すべき部分の酸化
膜を除去し、その後マスク層の除去、及び、上記サイド
ウォールスペーサの存在下での斜めイオン注入による低
濃度不純物領域の形成及びイオン注入によるソース／ド
レイン領域の形成を行い、その後金属層を形成して、シ
リコン材料層上にシリサイド層を形成する工程を備える
ことを特徴とするものである。
【０００８】本発明の請求項２に係るトランジスタの製
造方法は、半導体基板上に、シリコン材料層と、その上
層のシリサイド層とを備えて成るゲート電極を有するト
ランジスタの製造方法であって、基板上にゲート絶縁膜
となる酸化膜を形成し、ゲート電極を構成すべきシリコ
ン材料層上にマスク層を形成し、不純物含有酸素雰囲気
中で酸化を行うことにより（旧請求項３、実施例２）上
記シリコン材料層の側壁に不純物含有シリコン酸化物サ
イドウォールスペーサを形成して該シリコン材料層を幅
狭とし、 その後マスク層の除去、及び、上記酸化物サイ
ドウォールスペーサの熱処理による該スペーサからの不
純物の導入による低濃度不純物領域の形成及びイオン注
入によるソース／ドレイン領域の形成を行い、その後金
属層を形成して、シリコン材料層上にシリサイド層を形
成する工程を備えることを特徴とするものである。
造方法は、半導体基板上に、シリコン材料層と、その上
層のシリサイド層とを備えて成るゲート電極を有するト
ランジスタの製造方法であって、基板上にゲート絶縁膜
となる酸化膜を形成し、ゲート電極を構成すべきシリコ
ン材料層上にマスク層を形成し、不純物含有酸素雰囲気
中で酸化を行うことにより（旧請求項３、実施例２）上
記シリコン材料層の側壁に不純物含有シリコン酸化物サ
イドウォールスペーサを形成して該シリコン材料層を幅
狭とし、 その後マスク層の除去、及び、上記酸化物サイ
ドウォールスペーサの熱処理による該スペーサからの不
純物の導入による低濃度不純物領域の形成及びイオン注
入によるソース／ドレイン領域の形成を行い、その後金
属層を形成して、シリコン材料層上にシリサイド層を形
成する工程を備えることを特徴とするものである。
【０００９】本発明のトランジスタの製造方法につい
て、後記詳述する本発明の実施例を示す図１ないし図６
の例示（実施例１）を参照して説明すると、次のとおり
である。
て、後記詳述する本発明の実施例を示す図１ないし図６
の例示（実施例１）を参照して説明すると、次のとおり
である。
【００１０】本発明は、半導体基板１上に、ポリシリコ
ンやアモルファスシリコンなどがある。シリコン材料層
３と、その上層のシリサイド層９とを備えて成るゲート
電極を有するトランジスタ（図６の例示参照）の製造方
法であって、図１及び図２に例示するように基板１上に
ゲート絶縁膜２となる酸化膜を形成し、ゲート電極を構
成すべきシリコン材料層３上にマスク層４（図示例では
窒化物層）を形成し、酸化を行うことにより上記シリコ
ン材料層３の側壁にシリコン酸化物サイドウォールスペ
ーサ６を形成して図３に例示するような構造とし、基板
上のソース／ドレイン領域７２ａ，７２ｂを形成すべき
部分の酸化膜を除去し、その後マスク層４を除去して図
４の例示の構造とし、金属層８を形成して（図５の例示
参照）、シリコン材料層３上にシリサイド層９を形成す
る（図６の例示参照）工程を備えるものである。
ンやアモルファスシリコンなどがある。シリコン材料層
３と、その上層のシリサイド層９とを備えて成るゲート
電極を有するトランジスタ（図６の例示参照）の製造方
法であって、図１及び図２に例示するように基板１上に
ゲート絶縁膜２となる酸化膜を形成し、ゲート電極を構
成すべきシリコン材料層３上にマスク層４（図示例では
窒化物層）を形成し、酸化を行うことにより上記シリコ
ン材料層３の側壁にシリコン酸化物サイドウォールスペ
ーサ６を形成して図３に例示するような構造とし、基板
上のソース／ドレイン領域７２ａ，７２ｂを形成すべき
部分の酸化膜を除去し、その後マスク層４を除去して図
４の例示の構造とし、金属層８を形成して（図５の例示
参照）、シリコン材料層３上にシリサイド層９を形成す
る（図６の例示参照）工程を備えるものである。
【００１１】
【作用】本発明によると、ポリシリコン等のシリコン材
料層３の上層に窒化物等のマスク層４を形成してシリコ
ン材料層３を酸化するので、側壁のみの選択的な酸化を
容易に進行できる。これにより幅の狭いシリコン材料層
３が得られ、微細化による高速化等を実現できる。か
つ、本発明では、マスク層４の除去後サリサイド化を行
うことにより、サリサイド構造のトランジスタについて
この微細化を達成できるものである。よって、高速、高
性能のサリサイド構造のトランジスタについて、更にそ
の高速化を進めることができる。
料層３の上層に窒化物等のマスク層４を形成してシリコ
ン材料層３を酸化するので、側壁のみの選択的な酸化を
容易に進行できる。これにより幅の狭いシリコン材料層
３が得られ、微細化による高速化等を実現できる。か
つ、本発明では、マスク層４の除去後サリサイド化を行
うことにより、サリサイド構造のトランジスタについて
この微細化を達成できるものである。よって、高速、高
性能のサリサイド構造のトランジスタについて、更にそ
の高速化を進めることができる。
【００１２】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことではあるが、本発明は以下
に示す実施例により限定を受けるものではない。
て説明する。但し当然のことではあるが、本発明は以下
に示す実施例により限定を受けるものではない。
【００１３】実施例１ この実施例は、微細化、集積化したＬＳＩのＭＯＳトラ
ンジスタ部に本発明を具体化したものである。
ンジスタ部に本発明を具体化したものである。
【００１４】図１ないし図６を参照する。各図は本実施
例のプロセスを、各プロセスで得られる構造の断面図で
示すものである。
例のプロセスを、各プロセスで得られる構造の断面図で
示すものである。
【００１５】本実施例は、半導体基板１（ここではＳｉ
基板）上に、シリコン材料層３（ここではポリシリコン
層）と、その上層のシリサイド層９（ここではチタンシ
リサイド層）とを備えて成るゲート電極を有するトラン
ジスタ（図６）の製造方法であって、図１及び図２に示
すように、基板１上にゲート絶縁膜２となる酸化膜を形
成し、ゲート電極を構成すべきシリコン材料層３上にマ
スク層４（この例ではシリコンナイトライド層）を形成
し、酸化を行うことにより上記シリコン材料層３の側壁
にシリコン酸化物（ＳｉＯ2 ）サイドウォールスペーサ
６を形成して図３の構造とし、基板上のソース／ドレイ
ン領域を形成すべき部分（図４ないし図６のソース／ド
レイン領域７２ａ，７２ｂを形成すべき部分）の酸化膜
を除去し、その後マスク層４を除去して図４の構造と
し、金属層８を形成して（図５参照）、シリコン材料層
３上にシリサイド層９を形成する（図６）ものである。
基板）上に、シリコン材料層３（ここではポリシリコン
層）と、その上層のシリサイド層９（ここではチタンシ
リサイド層）とを備えて成るゲート電極を有するトラン
ジスタ（図６）の製造方法であって、図１及び図２に示
すように、基板１上にゲート絶縁膜２となる酸化膜を形
成し、ゲート電極を構成すべきシリコン材料層３上にマ
スク層４（この例ではシリコンナイトライド層）を形成
し、酸化を行うことにより上記シリコン材料層３の側壁
にシリコン酸化物（ＳｉＯ2 ）サイドウォールスペーサ
６を形成して図３の構造とし、基板上のソース／ドレイ
ン領域を形成すべき部分（図４ないし図６のソース／ド
レイン領域７２ａ，７２ｂを形成すべき部分）の酸化膜
を除去し、その後マスク層４を除去して図４の構造と
し、金属層８を形成して（図５参照）、シリコン材料層
３上にシリサイド層９を形成する（図６）ものである。
【００１６】特に本実施例では、基板１上のソース／ド
レイン領域７２ａ，７２ｂを形成すべき部分の酸化膜２
を除去した後、まずマスク層４を除去し、図４に示すよ
うに、斜めイオン注入７１により低濃度不純物領域７１
ａ，７１ｂを形成し、次いでソース／ドレイン領域７２
ａ，７２ｂの形成を行った。但し、このマスク層４の除
去、低濃度不純物領域７１ａ，７１ｂの形成、ソース／
ドレイン領域７２ａ，７２ｂの形成は、順不同に行って
よく、どれが先の順序でもよい。
レイン領域７２ａ，７２ｂを形成すべき部分の酸化膜２
を除去した後、まずマスク層４を除去し、図４に示すよ
うに、斜めイオン注入７１により低濃度不純物領域７１
ａ，７１ｂを形成し、次いでソース／ドレイン領域７２
ａ，７２ｂの形成を行った。但し、このマスク層４の除
去、低濃度不純物領域７１ａ，７１ｂの形成、ソース／
ドレイン領域７２ａ，７２ｂの形成は、順不同に行って
よく、どれが先の順序でもよい。
【００１７】更に詳しくは、本実施例では、以下の具体
的な工程によって、ＭＯＳトランジスタを形成する。
的な工程によって、ＭＯＳトランジスタを形成する。
【００１８】まず、従来の一般的なプロセス（選択的な
熱酸化等）により、半導体基板１上に素子分離領域１０
をなすＬＯＣＯＳを形成する（図１）。その後ゲート絶
縁を行い、ゲートー絶縁２となる酸化膜を形成し、続い
てゲート電極を形成するシリコン系材料として多結晶シ
リコンを２００ｎｍ堆積し、更にマスク層とするＳｉ3
Ｎ4 を５０ｎｍ堆積し、リソグラフィー及びドライエッ
チングによりゲート電極のパターニングを行って、図２
に示すシリコン材料層３と、この上層のマスク層４（Ｓ
ｉ3 Ｎ4 ）を形成する。図２中、符号５はレジストであ
る。
熱酸化等）により、半導体基板１上に素子分離領域１０
をなすＬＯＣＯＳを形成する（図１）。その後ゲート絶
縁を行い、ゲートー絶縁２となる酸化膜を形成し、続い
てゲート電極を形成するシリコン系材料として多結晶シ
リコンを２００ｎｍ堆積し、更にマスク層とするＳｉ3
Ｎ4 を５０ｎｍ堆積し、リソグラフィー及びドライエッ
チングによりゲート電極のパターニングを行って、図２
に示すシリコン材料層３と、この上層のマスク層４（Ｓ
ｉ3 Ｎ4 ）を形成する。図２中、符号５はレジストであ
る。
【００１９】次にレジスト５の除去後、多結晶シリコン
から成るシリコン材料層３を３０ｎｍ程度酸化する。こ
の酸化は、マスク層４が存在するためのシリコン材料層
３が露出するその側壁でのみ進行し、よってこれにより
ＳｉＯ2 サイドウォール６が形成されて、図３の構造を
得る。
から成るシリコン材料層３を３０ｎｍ程度酸化する。こ
の酸化は、マスク層４が存在するためのシリコン材料層
３が露出するその側壁でのみ進行し、よってこれにより
ＳｉＯ2 サイドウォール６が形成されて、図３の構造を
得る。
【００２０】続いてドライエッチングにより、ソース／
ドレイン領域上に相当する酸化膜を除去する。このと
き、ゲート側壁の酸化膜サイドウォールスペーサ６（Ｓ
ｉＯ2）は、マスク層４（Ｓｉ3 Ｎ4 ）により保護され
る。その後マスク層４であるＳｉ3 Ｎ4 は、燐酸を含む
溶液にて選択的に除去される。
ドレイン領域上に相当する酸化膜を除去する。このと
き、ゲート側壁の酸化膜サイドウォールスペーサ６（Ｓ
ｉＯ2）は、マスク層４（Ｓｉ3 Ｎ4 ）により保護され
る。その後マスク層４であるＳｉ3 Ｎ4 は、燐酸を含む
溶液にて選択的に除去される。
【００２１】続いて低濃度不純物領域であるＬＤＤ領域
形成用のイオン注入として、ＢＦ2を、１５ＫｅＶ、５
×１０13／ｃｍ2 でウェハ垂直面より６０度傾けて、基
板を回転させながら注入する。この斜めイオン注入によ
り低濃度で不純物領域７１ａ，７１ｂを形成する。
形成用のイオン注入として、ＢＦ2を、１５ＫｅＶ、５
×１０13／ｃｍ2 でウェハ垂直面より６０度傾けて、基
板を回転させながら注入する。この斜めイオン注入によ
り低濃度で不純物領域７１ａ，７１ｂを形成する。
【００２２】続いてソース／ドレイン領域形成用のイオ
ン注入を、ＢＦ2 、５ＫｅＶ、３×１０15／ｃｍ2 で行
い、更にＲＴＡで１０００Ｃ°、１０秒のアニールを行
う。これによりソース／ドレイン領域７２ａ，７２ｂを
形成する（図４）。
ン注入を、ＢＦ2 、５ＫｅＶ、３×１０15／ｃｍ2 で行
い、更にＲＴＡで１０００Ｃ°、１０秒のアニールを行
う。これによりソース／ドレイン領域７２ａ，７２ｂを
形成する（図４）。
【００２３】この後は、一般的なサリサイドプロセスに
従い、シリサイド形成用金属８としてここではＴｉを３
５ｎｍ堆積し、６００Ｃ°のＲＴＡを行い、ＳｉとＴｉ
の接合領域のみＴｉＳｉ化し、シリサイド層９を得る
（図５）。このとき、ゲート領域以外の基板上にも、シ
リサイド層９ａ，９ｂが生成する。更に硫酸−過酸化水
素水により未反応のＴｉを除去した後、９００Ｃ°でセ
カンドアニールを行い、シリサイド層９（ＴｉＳｉ2 ）
を有する構造を形成する（図６）。
従い、シリサイド形成用金属８としてここではＴｉを３
５ｎｍ堆積し、６００Ｃ°のＲＴＡを行い、ＳｉとＴｉ
の接合領域のみＴｉＳｉ化し、シリサイド層９を得る
（図５）。このとき、ゲート領域以外の基板上にも、シ
リサイド層９ａ，９ｂが生成する。更に硫酸−過酸化水
素水により未反応のＴｉを除去した後、９００Ｃ°でセ
カンドアニールを行い、シリサイド層９（ＴｉＳｉ2 ）
を有する構造を形成する（図６）。
【００２４】この後は図示していないが、続いて、従来
の半導体装置製造法同様、層間絶縁膜として酸化膜を３
００ｎｍ堆積し、リソグラフィー及びドライエッチング
技術によりコンタクトホールを形成し、電極の形成、シ
ンタリング処理によりトランジスタを完成させることが
できる。
の半導体装置製造法同様、層間絶縁膜として酸化膜を３
００ｎｍ堆積し、リソグラフィー及びドライエッチング
技術によりコンタクトホールを形成し、電極の形成、シ
ンタリング処理によりトランジスタを完成させることが
できる。
【００２５】本実施例によれば、以下の効果が得られ
る。
る。
【００２６】即ち、微細構造のＭＯＳトランジスタがシ
ンプルな構造で形成でき、リソグラフィーに負担がかか
わらず、低コストで生産が可能である。またシリサイド
（ＴｉＳｉ2 ）を用いることにより高速化が期待でき
る。
ンプルな構造で形成でき、リソグラフィーに負担がかか
わらず、低コストで生産が可能である。またシリサイド
（ＴｉＳｉ2 ）を用いることにより高速化が期待でき
る。
【００２７】また本実施例によれば、酸化膜形成後に斜
めイオン注入することでゲートのオーバーラップ容量の
低減が期待できるため、高速化に有利である。
めイオン注入することでゲートのオーバーラップ容量の
低減が期待できるため、高速化に有利である。
【００２８】実施例２ 本実施例は、上記実施例１と同じくＭＯＳトランジスタ
を形成するが、ここでは図７（ａ），（ｂ）に示すよう
に、シリコン材料層３の側壁にシリコン酸化物サイドウ
ォールスペーサ６ａを形成する酸化を、不純物含有酸素
雰囲気中で行うことにより酸化物サイドウォールスペー
サ６ａに不純物を含有させ（図７（ａ））、この酸化物
サイドウォールスペーサ６ａを形成した後熱処理するこ
とによって該スペーサａから不純物を導入して低濃度不
純物領域７１ａ′，７１ｂ′を形成する（図７（ｂ））
ようにしたものである。
を形成するが、ここでは図７（ａ），（ｂ）に示すよう
に、シリコン材料層３の側壁にシリコン酸化物サイドウ
ォールスペーサ６ａを形成する酸化を、不純物含有酸素
雰囲気中で行うことにより酸化物サイドウォールスペー
サ６ａに不純物を含有させ（図７（ａ））、この酸化物
サイドウォールスペーサ６ａを形成した後熱処理するこ
とによって該スペーサａから不純物を導入して低濃度不
純物領域７１ａ′，７１ｂ′を形成する（図７（ｂ））
ようにしたものである。
【００２９】即ち、具体的には実施例１と異なる部分
は、ゲート電極の酸化方法だけであり、ゲート電極を形
成したあとに、ボロンと酸素を含むガス中で酸化し、酸
化物サイドウォールスペーサ６ａにボロンを導入し、そ
の後熱処理を行い、この不純物含有酸化物サイドウォー
ルスペーサからＬＤＤ層への不純物導入を行うことによ
り、ごく浅い低濃度不純物領域（ＬＤＤ層）を形成する
ことを可能ならしめたものである。
は、ゲート電極の酸化方法だけであり、ゲート電極を形
成したあとに、ボロンと酸素を含むガス中で酸化し、酸
化物サイドウォールスペーサ６ａにボロンを導入し、そ
の後熱処理を行い、この不純物含有酸化物サイドウォー
ルスペーサからＬＤＤ層への不純物導入を行うことによ
り、ごく浅い低濃度不純物領域（ＬＤＤ層）を形成する
ことを可能ならしめたものである。
【００３０】その後の手順は実施例１と同じである。図
７中の符号は、実施例１におけると同様の構成部分を示
す。
７中の符号は、実施例１におけると同様の構成部分を示
す。
【００３１】
【発明の効果】本発明のトランジスタの製造方法によれ
ば、サリサイド構造を有するトランジスタを微細かつ精
度良く形成でき、高速で性能のよいトランジスタを得る
ことができる。
ば、サリサイド構造を有するトランジスタを微細かつ精
度良く形成でき、高速で性能のよいトランジスタを得る
ことができる。
【図１】実施例１の工程を順に断面図で示すものである
（１）。
（１）。
【図２】実施例１の工程を順に断面図で示すものである
（２）。
（２）。
【図３】実施例１の工程を順に断面図で示すものである
（３）。
（３）。
【図４】実施例１の工程を順に断面図で示すものである
（４）。
（４）。
【図５】実施例１の工程を順に断面図で示すものである
（５）。
（５）。
【図６】実施例１の工程を順に断面図で示すものである
（６）。
（６）。
【図７】実施例２の工程を順に断面図で示すものであ
る。
る。
【図８】背景技術を示す図である。
１ 半導体基板（Ｓｉ基板） ２ ゲート絶縁膜（酸化膜） ３ シリコン材料層（ポリシリコン層） ４ マスク層（シリコンナイトライド層） ５ レジスト ６ 酸化物サイドウォールスペーサ（ＳｉＯ2 ） ７１ 低濃度不純物領域（ＬＤＤ）形成用斜めイオン注
入 ７２ ソース／ドレイン領域形成用イオン注入 ７１ａ，７１ｂ，７１ａ′，７１ｂ′ 低濃度不純物
領域（ＬＤＤ） ７２ａ，７２ｂ ソース／ドレイン領域 ８ 金属層（Ｔｉ） ９ シリサイド層（ＴｉＳｉ2 ） １０ 素子分離領域（ＬＯＣＯＳ）
入 ７２ ソース／ドレイン領域形成用イオン注入 ７１ａ，７１ｂ，７１ａ′，７１ｂ′ 低濃度不純物
領域（ＬＤＤ） ７２ａ，７２ｂ ソース／ドレイン領域 ８ 金属層（Ｔｉ） ９ シリサイド層（ＴｉＳｉ2 ） １０ 素子分離領域（ＬＯＣＯＳ）
Claims (2)
- 【請求項１】半導体基板上に、シリコン材料層と、その
上層のシリサイド層とを備えて成るゲート電極を有する
トランジスタの製造方法であって、 基板上にゲート絶縁膜となる酸化膜を形成し、 ゲート電極を構成すべきシリコン材料層上にマスク層を
形成し、 酸化を行うことにより上記シリコン材料層の側壁にシリ
コン酸化物サイドウォールスペーサを形成して該シリコ
ン材料層を幅狭とし、 該サイドウォールスペーサを上記マスク層で保護しつつ
基板上のソース／ドレイン領域を形成すべき部分の酸化
膜を除去し、その後マスク層の除去、及び、上記サイドウォールスペ
ーサの存在下での斜めイオン注入による低濃度不純物領
域の形成及びイオン注入によるソース／ドレイン領域の
形成を行い、 その後 金属層を形成して、シリコン材料層上にシリサイ
ド層を形成する工程を備えることを特徴とするトランジ
スタの製造方法。 - 【請求項２】半導体基板上に、シリコン材料層と、その
上層のシリサイド層とを備えて成るゲート電極を有する
トランジスタの製造方法であって、 基板上にゲート絶縁膜となる酸化膜を形成し、 ゲート電極を構成すべきシリコン材料層上にマスク層を
形成し、 不純物含有酸素雰囲気中で 酸化を行うことにより上記シ
リコン材料層の側壁に不純物含有シリコン酸化物サイド
ウォールスペーサを形成して該シリコン材料層を幅狭と
し、 その後マスク層の除去、及び、上記 酸化物サイドウォー
ルスペーサの熱処理による該スペーサからの不純物の導
入による低濃度不純物領域の形成及びイオン注入による
ソース／ドレイン領域の形成を行い、 その後金属層を形成して、シリコン材料層上にシリサイ
ド層を形成する工程を備える ことを特徴とする トランジ
スタの製造方法。
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|---|---|---|---|
| JP17660094A JP3277434B2 (ja) | 1994-07-28 | 1994-07-28 | トランジスタの製造方法 |
Applications Claiming Priority (1)
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