KR100732338B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명의 구현례에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 및 상기 게이트 절연막 상에 사이드월 산화막을 형성하는 단계; 상기 사이드월 산화막 상에 버퍼막을 형성하는 단계; 상기 버퍼막을 식각하여 상기 게이트 전극의 상부를 노출시키는 단계; 상기 버퍼막 및 상기 게이트 전극 상에 금속층을 형성하는 단계; 상기 반도체 기판의 상부 구조 전면을 급속 열처리하여 상기 게이트 전극을 실리사이드 금속으로 만드는 단계; 상기 금속층을 제거하는 단계; 상기 반도체 기판의 노출된 부분에 불순물 이온을 저농도로 주입하는 단계; 상기 사이드월 산화막 측면에 스페이서를 형성하는 단계; 상기 반도체 기판의 노출된 부분에 불순물 이온을 고농도로 주입하는 단계;를 포함한다.
게이트 전극, 도핑 영역
Description
도 1은 본 발명의 한 실시예에 따른 반도체 소자의 도면이고,
도 2 내지 도 5는 본 발명의 한 실시예에 따른 반도체 소자의 제조 공정을 단계별로 도시한 단면도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 성능을 향상시키는 제조 방법에 관한 것이다.
일반적으로 반도체 소자는 LOCOS(local oxidation of silicon) 또는 STI(swallow trench isolation) 소자 분리 방법에 의해 정의되는 소자 영역에 게이트, 소스 및 드레인으로 이루어진 트랜지스터를 구비하고 있다.
이와 같은 반도체 소자의 트랜지스터를 제조하는 방법에 관해 설명한다.
우선, STI(shallow trench isolation)가 형성되어 있는 반도체 기판 위에 게이트 절연막을 형성하고, 그 위에 폴리(poly) 실리콘 층을 증착한다. 여기서, STI는 반도체 기판에 형성된 소자를 전기적으로 격리 시킴으로써 소자간의 오동작을 방지한다.
이어, 게이트 절연막 및 폴리 실리콘층은 사진 식각하여, STI가 형성되어 있지 않은 반도체 기판 위에 게이트 전극을 형성한다.
그 다음, 게이트 전극을 마스크로 삼아 노출된 반도체 기판 위에 불순물 이온을 고농도로 주입함으로써 고농도 도핑 영역을 형성한다.
한편, 근래에 들어 반도체 소자가 고집적화 됨에 따라 게이트 전극의 폭이 좁아지고, 두께도 얇아지고 있다. 이로 인해 고농도의 불순물 이온이 게이트 전극 아래 영역에도 침투할 수 있다. 이에 따라, 반도체 소자에 열화가 발생되어 반도체 소자의 특성이 저하될 수 있다.
따라서, 본 발명의 기술적 과제는 반도체 소자의 특성을 향상하는 것이다.
본 발명의 구현례에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 및 상기 게이트 절연막 상에 사이드월 산화막을 형성하는 단계; 상기 사이드월 산화막 상에 버퍼막을 형성하는 단계; 상기 버퍼막을 식각하여 상기 게이트 전극의 상부를 노출시키는 단계; 상기 버퍼막 및 상기 게이트 전극 상에 금속층을 형성하는 단계; 상기 반도체 기판의 상부 구조 전면을 급속 열처리하여 상기 게이트 전극을 실리사이드 금속으로 만드는 단계; 상기 금속층을 제거하는 단계; 상기 반도체 기판의 노출된 부분에 불순물 이온을 저농도로 주입하는 단계; 상기 사이드월 산화막 측면에 스페이서를 형성하는 단계; 상기 반도체 기판의 노출된 부분에 불순물 이온을 고농도로 주입하는 단계;를 포함한다.
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상기 금속층은 산화 방지막, 금속막 및 접촉 보조막의 순서대로 형성될 수 있다.
상기 금속층은 니켈(Ni) 또는 코발트(Co)를 포함하며, 상기 산화 방지막은 티타늄(Ti)을 포함하며, 상기 접촉 보조막은 티타늄(Ti)을 포함할 수 있다.
상기 게이트 절연막은 20~50Å의 두께로 형성하며, 상기 게이트 전극은 800~1,500Å의 두께로 형성하며, 상기 사이드월 산화막은 50~500Å의 두께로 형성하며, 상기 버퍼막은 1,000~3,000Å의 두께로 형성할 수 있다.
상기 버퍼막은 USG(un-doped silicate glass) 또는 BPSG(boron phospotos silicate glass)를 포함할 수 있다.
상기 접촉 보조막 및 상기 산화 방지막은 50~150Å의 두께로 형성할 수 있 다.
상기 급속 열처리는 20 내지 100 초 동안 진행하고, 상기 급속 열처리는 350 내지 500도의 온도에서 진행하고, 상기 급속 열처리는 질소 분위기에서 진행할 수 있다.
상기 접촉 보조막, 상기 금속막 및 상기 산화 방지막의 제거는 과산화 수소(H2O2)와 황산(H2SO4)으로 하며, 상기 과산화 수소와 상기 황산의 비율은 1:4 내지 1:6으로 할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 도 1 내지 도 5를 참고로 하여 반도체 소자 및 그 제조 방법에 대하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 반도체 소자의 도면이고, 도 2 내지 도 5는 본 발명의 한 실시예에 따른 반도체 소자의 제조 공정을 단계별로 도시한 단면도이다.
우선, 도 1을 참고로 하여 반도체 소자의 구조에 대하여 상세히 설명한다.
도 1에 도시한 바와 같이, 소자 분리막(2)이 형성되어 있는 반도체 기판(1) 위에 게이트 절연막(3) 및 게이트 전극(10)이 차례로 형성되어 있고, 게이트 절연막(3) 및 게이트 전극(10) 측면에 사이드월 산화막(5)이 형성되어 있다. 그리고 게이트 전극(10)의 측면과 접하는 사이드월 산화막(5) 측면에는 스페이서(spacer)(12)가 형성되어 있다. 그리고 게이트 전극(10)의 에지(edge) 부분에서 스페이서(12) 아래에 있는 반도체 기판(1)에는 저농도 도핑 영역(11a, 11b)이 형성되어 있고, 저농도 도핑 영역(11a, 11b)과 소자 분리막(2) 사이 영역에는 고농도 도핑 영역(13a, 13b)이 형성되어 있다.
여기서, 게이트 전극(10)은 니켈 실리사이드 금속으로 이루어져 있다. 이에 따라 저농도 도핑 영역(11a, 11b) 및 고농도 도핑 영역(13a, 13b)의 불순물 이온이 어닐 공정에 의해 게이트 전극(10) 아래 영역으로 침투하는 것을 방지할 수 있다. 이에 따라, 반도체 소자의 특성이 향상될 수 있다.
다음으로, 도 2 내지 도 5를 참고로 하여 반도체 소자의 제조 방법에 대하여 상세하게 설명한다.
도 2에 도시한 바와 같이, 소자 분리막(2)이 형성되어 있는 반도체 기판(1) 위에 게이트 절연막(3)을 형성하고, 그 위에 폴리(poly)로 만들어진 게이트 전극 (4)을 형성한다. 이때, 게이트 절연막(3)은 20~50Å의 두께로 형성하고, 게이트 전극(4)은 800~1,500Å의 두께로 형성하는 것이 바람직하다.
그 다음, 도 3에 도시한 바와 같이, 게이트 전극(4) 및 게이트 절연막(3) 위에 사이드월 산화막(5)을 형성하고, 사이드월 산화막(5) 위에 버퍼막(buffer layer)(6)을 형성한다. 이때, 버퍼막(6)은 낮은 온도에서 만들 수 있는 USG(un-doped silicate glass) 또는 BPSG(boron phospotos silicate glass) 등을 포함한다. 그리고, 사이드월 산화막(5)은 50~500Å의 두께로 형성하고, 버퍼막(6)은 1,000~3,000Å의 두께로 형성하는 것이 바람직하다.
다음, 도 4에 도시한 바와 같이, 게이트 전극(4)의 상부가 노출되도록 버퍼막(6) 및 사이드월 산화막(5)을 식각한다. 이때, 버퍼막(6)의 표면은 평탄하며, 게이트 전극(4)의 높이와 동일할 수 있다.
그 다음, 버퍼막(6)과 노출된 게이트 전극(4) 위에 접촉 보조막(7), 금속막 (8) 및 산화 방지막(9)을 차례로 증착한다. 여기서, 접촉 보조막(7)은 금속막(8)의 접착을 향상시키고, 산화 방지막(9)은 금속막(8)이 공기중에 노출되어 산화되는 것을 방지한다. 여기서, 접촉 보조막(7) 및 산화 방지막(9)은 티타늄(Ti)을 포함하며, 금속막(8)은 니켈(Ni) 또는 코발트(Co)와 같은 실리사이드(silicide) 금속을 포함한다.
본 발명에서 접촉 보조막(7) 및 산화 방지막(9)은 50~150Å의 두께로 형성하고, 금속막(8)은 500~1,000Å의 두께로 형성하는 것이 바람직하다.
이어, 도 5에 도시한 바와 같이, 반도체 기판(1)에 급속 열처리 공정(rapid thermal process, RTP)을 진행한다.
급속 열처리 공정(RTP)은 급온급냉 방식으로 기판 표면에 고온 처리를 하여 표면을 급속히 녹였다가 급속히 식히는 공정이다.
이와 같은 공정을 통해 폴리(poly)로 이루어진 게이트 전극(4)은 니켈 실리사이드(silicide)로 이루어진 게이트 전극(10)으로 변환된다. 이때, 급속 열처리 공정(RTP)은 20~100sec동안 350~500℃의 온도와 질소(N2) 분위기에서 진행하는 것이 바람직하다.
그런 다음, 급속 열처리 공정(RTP)에 의해 게이트 전극(4)과 반응하지 않은 금속막(8)은 과산화 수소(H2O2)와 황산(H2SO4)이 1:4 내지 1:6의 비율로 섞인 용액에 의해 완전히 제거한다. 다음, 도 1에 도시한 바와 같이, 버퍼막(6)을 완전히 제거한다. 이때, 사이드월 산화막(5)은 버퍼막(6)을 제거함에 따라 게이트 전극(10)이 손상되는 것을 방지한다.
이어, 게이트 전극(10)을 마스크로 하여 반도체 기판(1) 위에 불순물 이온을 저농도로 주입하여 저농도 도핑 영역(11a, 11b)을 형성하고, 게이트 전극(10)의 측면과 접하는 사이드월 산화막(5) 측면에 스페이서(spacer)(12)를 형성한다.
그런 다음, 게이트 전극(10) 및 스페이서(12)를 마스크로 삼아 반도체 기판(1)의 상부 구조 전면에 불순물 이온을 고농도로 주입하고 어닐 (anneal) 공정을 진행 함으로써 반도체 기판(1)에 고농도 도핑 영역(13a, 13b)을 형성한다.
한편, 앞서 설명한 바와 같이, 게이트 전극(10)이 니켈 실리사이드 (silicide) 금속으로 이루어져 있으므로 불순물 이온이 어닐 공정에 의해 게이트 전극(10) 아래 영역으로 침투하는 것을 방지할 수 있다. 이에 따라, 반도체 소자의 특성을 향상할 수 있다.
본 발명에 따르면 폴리로 이루어진 게이트 전극을 니켈 실리사이드 금속의 게이트 전극으로 변환함으로써 게이트 전극 아래 영역에 불순물 이온이 침투하여 반도체 소자의 특성을 저하하는 것을 방지할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
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- 반도체 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;상기 게이트 전극 및 상기 게이트 절연막 상에 사이드월 산화막을 형성하는 단계;상기 사이드월 산화막 상에 버퍼막을 형성하는 단계;상기 버퍼막을 식각하여 상기 게이트 전극의 상부를 노출시키는 단계;상기 버퍼막 및 상기 게이트 전극 상에 금속층을 형성하는 단계;상기 반도체 기판의 상부 구조 전면을 급속 열처리하여 상기 게이트 전극을 실리사이드 금속으로 만드는 단계;상기 금속층을 제거하는 단계;상기 반도체 기판의 노출된 부분에 불순물 이온을 저농도로 주입하는 단계;상기 사이드월 산화막 측면에 스페이서를 형성하는 단계;상기 반도체 기판의 노출된 부분에 불순물 이온을 고농도로 주입하는 단계;를 포함하는 반도체 소자의 제조 방법.
- 제6항에서,상기 금속층은 산화 방지막, 금속막 및 접촉 보조막의 순서대로 형성되는 반도체 소자의 제조 방법.
- 제6항에서,상기 금속층은 니켈(Ni) 또는 코발트(Co)를 포함하는 반도체 소자의 제조 방법.
- 제7항에서,상기 산화 방지막은 티타늄(Ti)을 포함하는 반도체 소자의 제조 방법.
- 제7항에서,상기 접촉 보조막은 티타늄(Ti)을 포함하는 반도체 소자의 제조 방법.
- 제6항에서,상기 게이트 절연막은 20~50Å의 두께로 형성하는 반도체 소자의 제조 방법.
- 제6항에서,상기 게이트 전극은 800~1,500Å의 두께로 형성하는 반도체 소자의 제조 방법.
- 제6항에서,상기 사이드월 산화막은 50~500Å의 두께로 형성하는 반도체 소자의 제조 방 법.
- 제6항에서,상기 버퍼막은 1,000~3,000Å의 두께로 형성하는 반도체 소자의 제조 방법.
- 제6항에서,상기 버퍼막은 USG(un-doped silicate glass) 또는 BPSG(boron phospotos silicate glass)를 포함하는 반도체 소자의 제조 방법.
- 제7항에서,상기 접촉 보조막 및 상기 산화 방지막은 50~150Å의 두께로 형성하는 반도체 소자의 제조 방법.
- 제6항에서,상기 급속 열처리는 20 내지 100 초 동안 진행하는 반도체 소자의 제조 방법.
- 제17항에서,상기 급속 열처리는 350 내지 500도의 온도에서 진행하는 반도체 소자의 제조 방법.
- 제17항에서,상기 급속 열처리는 질소 분위기에서 진행하는 반도체 소자의 제조 방법.
- 제7항에서,상기 접촉 보조막, 상기 금속막 및 상기 산화 방지막의 제거는 과산화 수소(H2O2)와 황산(H2SO4)으로 하는 반도체 소자의 제조 방법.
- 제20항에서,상기 과산화 수소와 상기 황산의 비율은 1:4 내지 1:6으로 하는 반도체 소자의 제조 방법.
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| JPH0846187A (ja) * | 1994-07-28 | 1996-02-16 | Sony Corp | トランジスタの製造方法 |
| KR19990018405A (ko) * | 1997-08-27 | 1999-03-15 | 윤종용 | 반도체소자를 제조하기 위한 ldd 구조의 형성방법 |
| KR20030042154A (ko) * | 2001-11-21 | 2003-05-28 | 삼성전자주식회사 | 실리사이드 패턴을 포함하는 반도체 트랜지스터의 제조 방법 |
| JP2004072039A (ja) | 2002-08-09 | 2004-03-04 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US6864178B1 (en) | 2002-07-25 | 2005-03-08 | Dongbu Electronics Co., Ltd. | Method of making a MOS transistor |
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2005
- 2005-08-11 KR KR1020050073788A patent/KR100732338B1/ko not_active IP Right Cessation
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