KR101133518B1 - 반도체 소자 및 반도체 소자 제조방법 - Google Patents

반도체 소자 및 반도체 소자 제조방법 Download PDF

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Abstract

본 발명은 컨택 저항 감소를 위해 형성하는 금속 실리사이드층이 채널 영역 방향으로 확산되어 형성되지 않도록 하여 핫 캐리어 특성을 개선하고 후속공정을 통해 증착되는 실리콘 질화막의 결함을 억제할 수 있는 반도체 소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 웰이 형성된 기판을 제공하는 단계와, 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 전체 구조 상부의 단차를 따라 산화막 계열의 제1 절연막을 증착하는 단계와, 후속 공정을 통해 소오스/드레인 영역에 형성될 금속 실리사이드층이 상기 게이트 전극 하부의 기판에 형성되는 채널 방향으로 확산되는 것을 방지하기 위해, 질소를 포함하는 혼합가스를 이용한 열공정을 실시하여 상기 제1 절연막을 질화시키는 단계와, 질화된 상기 제1 절연막 상에 제2 절연막을 증착하는 단계와, 상기 제1 절연막 및 상기 제2 절연막을 식각하여 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서의 양측으로 노출되는 상기 웰에 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극의 상부 및 상기 소오스/드레인 영역 상에 금속실리사이드층을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
산화막, 질화, LDD, CMOSFET, 핫 캐리어, 금속 실리사이드층.

Description

반도체 소자 및 반도체 소자 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1a 내지 도 1f는 종래 기술에 따른 LDD 구조를 갖는 CMOSFET의 제조방법을 설명하기 위해 도시된 공정단면도.
도 2는 종래 기술에 따라 형성된 CMOSFET의 결함('D' 부위 참조)을 나타낸 SEM 사진.
도 3은 종래 기술에 따라 형성된 CMOSFET의 결함('D' 부위 참조)을 나타낸 SEM 사진.
도 4a 내지 도 4g는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 설명하기 위해 도시된 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
NMOS : NMOS 영역 PMOS : PMOS 영역
110 : 반도체 기판 111 : 소자분리막
112 : P-웰 113 : N-웰
114 : 게이트 절연막 115 : 폴리 실리콘막
116 : 게이트 전극 117 : 제1 열공정
118 : 질화 산화막 119 : LDD 이온주입 공정
120 : 저농도 접합영역 121 : 제2 열공정
122 : 저압 산화막 122a : 질소계열막
123, 130 : 실리콘 질화막 124 : 스페이서
125 : 소오스/드레인 이온주입 공정 126 : 고농도 접합영역
127 : 소오스/드레인 영역 128 : 금속 실리사이드층
본 발명은 반도체 소자 및 반도체 소자 제조방법에 관한 것으로, LDD(Lightly Doped Drain)구조를 갖는 CMOSFET(Complementary Metal Oxide Semiconductor Field Effect Transistor) 및 그것의 제조방법에 관한 것이다.
최근, 반도체 소자의 집적화에 따라 점차 미세화된 서브 마이크론급의 반도체 소자들이 개발되어지고 있다. 이에 따라, 트랜지스터에서 소오스 영역과 드레인 영역 사이의 채널 길이가 짧아져 단채널 효과(Short Channel Effect)인 핫 캐리어(Hot Carrier) 및 펀치쓰루(Punch Through)현상 등이 발생되었고, 이는 반도체 소자의 특성을 열화시키는 원인이 된다. 특히, CMOSFET(Complementary Metal Oxide Semiconductor Field Effect Transistor)에서 핫 캐리어에 의한 열화문제는 심각한 문제로 대두되고 있다. 참고문헌[Chenming Huet al., Hot Electron-Induced MOSFET Degradatidn Model, Monitor and Improvement, IEEE Transactions on Electron Devies, Vol, ED 32. NO.2. 1985.pp. 375-385]에 의하면 핫 캐리어로 인한 트랜지스터의 불안정성은 짧은 채널 길이와 높은 인가전압에서 기인한 드레인 접합 근처에서의 매우 높은 전계가 그 원인이다. 따라서, 단채널 효과인 핫 캐리어에 취약한 기존의 트랜지스터 소자 구조를 개선한 LDD(Lightly Doped Drain)구조가 제안되었다.
이하에서는, 도 1a 내지 도 1f를 참조하여 종래 기술에 따른 LDD 구조의 CMOSFET 제조방법을 설명하기로 한다.
먼저, 도 1a에 도시된 바와 같이, 소자분리막(11)이 형성된 기판(10)에 웰 이온주입 공정을 실시하여 P-웰(P-well, 12) 및 N-웰(N-well, 13)을 각각 형성한다. 예컨대, NMOS 트랜지스터가 형성될 NMOS 영역(NMOS)에는 P-웰(12)을 형성하고, PMOS 트랜지스터가 형성될 PMOS 영역(PMOS)에는 N-웰(13)을 각각 형성한다.
이어서, P-웰(12) 및 N-웰(13)의 표면 상에 게이트 산화막(14) 및 폴리 실리콘막(15)이 적층된 구조의 게이트 전극(16)을 각각 형성한다.
이어서, 도 1b에 도시된 바와 같이, 문턱전압 조절용 이온주입 공정을 실시한 후, 게이트 전극(16) 형성을 위한 식각공정시 발생된 플라즈마(Plasma) 손상(damage)을 제거하기 위하여 산소 분위기(O2)에서 열공정(annealing, 17)을 실시한다. 이로써, 게이트 전극(16) 및 기판(10)의 표면 상에는 산화막(18)이 형성된다.
이어서, 도 1c에 도시된 바와 같이, LDD 이온주입 공정(19)을 실시하여 게이 트 전극(16)의 양측으로 노출된 웰(12, 13)에 각각 저농도 접합영역(20)을 형성한다. 이때, LDD 이온주입 공정을 실시하기 위한 마스크 공정은 NMOS 트랜지스터, PMOS 트랜지스터 및 각 트랜지스터의 게이트 산화막 두께에 따라 여러번에 걸쳐 실시해야 한다. 예컨대, NMOS 트랜지스터 형성을 위한 마스크 패턴을 형성하고 이를 통해 비소(Arsenic) 이온주입공정(As75)을 실시한 다음, PMOS 트랜지스터 형성을 위한 마스크 패턴을 형성하고 이를 통해 보론(Boron) 이온주입공정(BF2)을 실시한다. 또한, 게이트 산화막의 두께를 달리하는 각 트랜지스터마다 인(Phosphorus, P31)과 질소(N2) 이온주입공정을 실시하기 위한 마스크 패턴을 별도로 형성해야 한다. 따라서, 핫 캐리어를 억제하기 위한 마스크 공정이 복잡해지게 된다.
이어서, 도 1d에 도시된 바와 같이, 산화막(18) 상에 저압 산화막(LPTEOS, Low Pressuer Tetra Ethyle Ortho Silicate) 및 실리콘 질화막(Si3N4)을 증착한 후, 이를(18, 21) 식각하여 게이트 전극(16)의 양측벽에 각각 스페이서(22)를 형성한다.
이어서, 스페이서(22)를 마스크로 이용한 소오스/드레인 이온주입 공정을 실시하여, 스페이서(22)의 양측으로 노출된 웰(12, 13)에 고농도 접합영역(24)을 형성한다. 이로써, NMOS 트랜지스터 및 PMOS 트랜지스터의 소오스/드레인 영역(25)이 각각 형성된다.
이어서, 도 1e에 도시된 바와 같이, 산소 분위기(O2)에서 열공정(26)을 실시 한다.
이어서, 도 1f에 도시된 바와 같이, 코발트(Co)를 이용한 살리사이드(SALICIDE, Self Align siLICIDE) 공정을 실시하여 실리콘(Si)이 노출된 게이트 전극(16)의 상부와 소오스/드레인 영역(25) 상에 코발트 실리사이드층(28)을 형성한다. 이러한 살리사이드 공정시에는 살리사이드 공정 중의 급속 열처리에 의해 코발트 이온이 스페이서(22) 하부 방향으로 침투하여 스페이서(22) 하부의 실리콘과 결합하게 된다. 이로 인해, 스페이서(22) 하부의 소오스/드레인 영역(25) 상에도 코발트 실리사이드층(28)이 형성된다('A' 부위 참조). 이는, 핫캐리어 특성을 열화시키는 작용을 하게 된다.
이와 같이, 종래 기술에 따르면 실리사이드층(28)이 스페이서(22) 방향, 즉 채널 방향으로 확산되어 형성된다. 이는, 후속으로 증착될 실리콘 질화막(30)의 균일도를 저하시켜 도 2 및 도 3에 도시된 바와 같이, 스페이서(22)의 상하부에서 실리콘 질화막(30)이 기형적으로 증착되는 결함(defect, 'D' 부위 참조)을 유발한다. 이러한 결함은 후속으로 진행되는 층간 절연막의 평탄화공정시 정확한 두께 측정을 어렵게 만들고, 후속으로 진행되는 컨택 플러그 형성시 마스크 패턴의 불량을 유발하여 컨택 저항을 증가시키는 문제점이 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 컨택 저항 감소를 위해 형성하는 금속 실리사이드층이 채널 방향으로 확산되어 형성되지 않도록 하여 핫 캐리어 특성을 개선하고 후속공정을 통해 증착되는 실리콘 질화막의 결함을 억제할 수 있는 반도체 소자 및 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 웰이 형성된 기판을 제공하는 단계와, 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 전체 구조 상부의 단차를 따라 산화막 계열의 제1 절연막을 증착하는 단계와, 후속 공정을 통해 소오스/드레인 영역에 형성될 금속 실리사이드층이 상기 게이트 전극 하부의 기판에 형성되는 채널 방향으로 확산되는 것을 방지하기 위해, 질소를 포함하는 혼합가스를 이용한 열공정을 실시하여 상기 제1 절연막을 질화시키는 단계와, 질화된 상기 제1 절연막 상에 제2 절연막을 증착하는 단계와, 상기 제1 절연막 및 상기 제2 절연막을 식각하여 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서의 양측으로 노출되는 상기 웰에 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극의 상부 및 상기 소오스/드레인 영역 상에 금속실리사이드층을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
또한 일측면에 따른 본 발명은, 기판상에 형성된 웰; 상기 기판 상에 형성된 게이트 전극; 상기 게이트 전극의 양측벽에 형성된 질소계열막 및 실리콘 질화막으로 이루어진 스페이서; 상기 스페이서의 양측으로 노출되는 상기 웰에 형성된 소오스/드레인 영역; 및 상기 게이트 전극의 상부 및 상기 소오스/드레인 영역 상에 형성된 금속실리사이드층을 포함하되, 상기 질소계열막은, 상기 게이트 전극을 형성한 후, 질소를 포함하는 혼합가스를 이용한 열공정을 실시하여 상기 게이트 전극 및 상기 기판의 표면 단차를 따라 질화 산화막을 형성하고, 상기 게이트 전극이 형성된 전체 구조 상부의 단차를 따라 상기 질화 산화막상에 산화막 계열의 제1 절연막을 증착한 후, 상기 소오스/드레인 영역에 형성될 상기 금속 실리사이드층이 상기 게이트 전극 하부의 기판에 형성되는 채널 방향으로 확산되는 것을 방지하기 위해, 질소를 포함하는 혼합가스를 이용한 열공정을 실시하여 상기 제1 절연막을 질화시켜 형성하는 반도체 소자를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 4a 내지 도 4g는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 설명하기 위해 도시된 공정단면도이다.
먼저, 도 4a에 도시된 바와 같이, 소자분리막(111)이 형성된 기판(110)에 웰 이온주입 공정을 실시하여 P-웰(P-well, 112) 및 N-웰(N-well, 113)을 각각 형성한다. 예컨대, NMOS 트랜지스터가 형성될 NMOS 영역(NMOS)에는 P-웰(112)을 형성하고, PMOS 트랜지스터가 형성될 PMOS 영역(PMOS)에는 N-웰(113)을 각각 형성한다.
이어서, P-웰(112) 및 N-웰(113)을 포함한 기판(110) 상에 게이트 절연막(114) 및 폴리 실리콘막(115)을 순차적으로 증착한 후 이를(114, 115) 식각하여 복수의 게이트 전극(116)을 형성한다. 여기서, 폴리 실리콘막(115)은 도프트(doped) 또는 언도프트(undoped) 실리콘막으로 형성한다. 예컨대, 언도프트 실리콘막의 경우에는 SiH4를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착한다. 한편, 도프트 실리콘막의 경우에는 SiH4에 PH3, PCl5, BCl3 또는 B2H6를 혼 합시킨 기체를 이용하여 LPCVD 방식으로 증착한다.
이어서, 도 4b에 도시된 바와 같이, 문턱전압 조절용 이온주입 공정을 실시한 후, 게이트 전극(116) 형성을 위한 식각공정시 발생된 플라즈마 손상을 제거하기 위하여 제1 열공정(117)을 실시한다. 이때, 제1 열공정(117)은 산화 질소가스 분위기(N0, N20)에서 실시한다. 이러한 제1 열공정(117)에 의해, 게이트 전극(116) 및 기판(110)의 표면 단차를 따라 질화 산화막(118)이 성장된다.
이어서, 도 4c에 도시된 바와 같이, LDD 이온주입 공정(119)을 실시하여 게이트 전극(116)의 양측으로 노출된 웰(112, 113)에 각각 저농도 접합영역(120)을 형성한다. 이때, LDD 이온주입 공정을 실시하기 위한 마스크 공정은 NMOS 트랜지스터 형성을 위한 제1 마스크 공정 및 PMOS 트랜지스터 형성을 위한 제2 마스크 공정으로 나누어 실시한다. 예컨대, 제1 마스크 공정시 형성된 마스크 패턴을 통해 비소(As) 이온주입공정을 실시한 다음, 제2 마스크 공정시 형성된 마스크 패턴을 통해 보론(BF2) 이온주입공정을 실시한다.
이어서, 도 4d에 도시된 바와 같이, 후속공정을 통해 증착되는 실리콘 질화막(123, 도 4e 참조)의 스트레스(stress)를 최소화하기 위하여 질화 산화막(118) 상부의 단차를 따라 저압 산화막(122)을 증착한다.
이어서, 산화 질소가스 분위기(N0, N20)에서 제2 열공정(121)을 실시하거나, 플라즈마 질화방식에 의해 저압 산화막(122)을 질화시킨다. 이로써, 저압 산화막(122)이 질화되어 질소계열막(122a), 즉 질화 산화막으로 변환된다. 여기서, 플라 즈마 질화방식은 500℃ 이하의 온도에서 N2 또는 NH3 가스를 사용하여 질화시킨다.
이어서, 도 4e에 도시된 바와 같이, 질소계열막(122a) 상에 스페이서용 실리콘 질화막(123)을 증착한 후, 건식식각공정을 실시하여 실리콘 질화막(123) 및 질소계열막(122a)을 식각한다. 이로써, NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극(116)의 양측벽에 스페이서(124)가 각각 형성된다.
이어서, 도 4f에 도시된 바와 같이, 스페이서(124)를 마스크로 이용한 소오스/드레인 이온주입 공정(125)을 실시하여, 스페이서(124)의 양측으로 노출된 웰(112, 113)에 고농도 접합영역(126)을 각각 형성한다. 이로써, NMOS 트랜지스터 및 PMOS 트랜지스터의 소오스/드레인 영역(127)이 각각 형성된다.
이어서, 도 4g에 도시된 바와 같이, Ti, Co, Ta 또는 Ni를 이용한 살리사이드(SALICIDE) 공정을 실시하여 실리콘(Si)이 노출된 게이트 전극(116)의 상부와 소오스/드레인 영역(127) 상에 금속 실리사이드층(128)을 형성한다.
이어서, 금속 실리사이드층(128)이 형성된 전체 구조 상부의 단차를 따라 실리콘 질화막(130)을 증착한다. 이때, 실리콘 질화막(130)은 후속 공정을 통해 증착되는 층간 절연막에 함유되어 있는 보론 등의 이온이 반도체 기판(110)으로 확산되는 것을 방지하기 위해 증착한다.
이어서, 도면에 도시되지는 않았으나, 실리콘 질화막(130) 상에 층간 절연막을 증착한 후 CMP(Chemical Mechanical Polishing) 평탄화공정을 실시한다. 그리고, 층간 절연막 내에 컨택 플러그를 형성한 후 배선공정을 실시하여 외부 단자와 소자의 연결을 위한 금속배선을 형성한다. 이때, 층간 절연막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성할 수 있다. 여기서는, 바람직하게 BPSG막으로 형성한다.
즉, 본 발명의 바람직한 실시예에 따르면, 스페이서를 구성하는 물질 중 하나인 산화막을 질화시켜 핫 캐리어에 대한 저항성을 개선시킬 수 있다. 또한, 스페이서 구성물질인 질화된 산화막은 실리콘과의 결합력이 높아 컨택 저항 개선을 위해 형성하는 금속 실리사이드층이 스페이서 방향, 즉 채널 방향으로 확산되어 형성되는 것을 방지할 수 있다. 따라서, 실리콘 질화막이 기형적으로 증착되는 실리콘 질화막의 결함을 억제할 수 있게 된다. 이를 통해, 컨택 저항을 감소시켜 소자 특성을 개선시킬 수 있도록 한다.
또한, 본 발명에 의하면, 게이트 산화막의 두께를 달리하는 트랜지스터마다 별도로 인과 질소 이온주입공정을 실시하지 않고 게이트 전극 형성 후 산화 질소 가스 분위기에서 전체적으로 한번의 열공정을 실시하여 질화된 산화막을 성장시킨다. 결국, LDD 이온주입 공정시 마스크 공정을 두번에 걸쳐 실시함으로써, 핫 캐리어를 억제하기 위한 마스크 공정 횟수를 앞서 언급한 종래 기술에 비하여 현저히 감소시킬 수 있게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 스페이서를 구성하는 물질 중 하나인 산화막을 질화시켜 핫 캐리어에 대한 저항성을 개선시킬 수 있다. 또한, 스페이서 구성물질인 질화된 산화막은 실리콘과의 결합력이 높아 컨택 저항 개선을 위해 형성하는 금속 실리사이드층이 스페이서 방향, 즉 채널 방향으로 확산되어 형성되는 것을 방지할 수 있다. 따라서, 실리콘 질화막의 결함을 억제할 수 있게 된다. 이를 통해, 컨택 저항을 감소시켜 소자 특성을 개선시킬 수 있도록 한다.
또한, 본 발명에 의하면, LDD 이온주입공정시 마스크 공정을 두번에 걸쳐 실시함으로써 핫 캐리어를 억제하기 위한 마스크 공정 횟수를 감소시킬 수 있게 된다. 따라서, 소자의 제조 공정을 단순화시킬 수 있다.

Claims (10)

  1. 웰이 형성된 기판을 제공하는 단계;
    상기 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 형성한 후, 질소를 포함하는 혼합가스를 이용한 열공정을 실시하여 상기 게이트 전극 및 상기 기판의 표면 단차를 따라 질화 산화막을 형성하는 단계;
    상기 게이트 전극이 형성된 전체 구조 상부의 단차를 따라 상기 질화 산화막상에 산화막 계열의 제1 절연막을 증착하는 단계;
    후속 공정을 통해 소오스/드레인 영역에 형성될 금속 실리사이드층이 상기 게이트 전극 하부의 기판에 형성되는 채널 방향으로 확산되는 것을 방지하기 위해, 질소를 포함하는 혼합가스를 이용한 열공정을 실시하여 상기 제1 절연막을 질화시켜 상기 질화 산화막과 질화된 상기 제1 절연막으로 이루어진 질소계열막을 형성하는 단계;
    상기 질소계열막상에 실리콘 질화막을 증착하는 단계;
    상기 질소계열막 및 상기 실리콘 질화막을 식각하여 상기 게이트 전극의 양측벽에 상기 질소계열막 및 상기 실리콘 질화막으로 이루어진 스페이서를 형성하는 단계;
    상기 스페이서의 양측으로 노출되는 상기 웰에 소오스/드레인 영역을 형성하는 단계; 및
    상기 게이트 전극의 상부 및 상기 소오스/드레인 영역 상에 금속실리사이드층을 형성하는 단계를
    포함하는 반도체 소자 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 절연막을 질화시켜 질소계열막을 형성하는 단계는 NO 또는 N2O를 이용하는 반도체 소자 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 절연막을 질화시켜 질소계열막을 형성하는 단계는 플라즈마 질화방식을 이용하는 반도체 소자 제조방법.
  4. 제 3 항에 있어서,
    상기 플라즈마 질화방식은 N2 또는 NH3 가스 분위기에서 100 내지 500℃의 온도로 실시하는 반도체 소자 제조방법.
  5. 삭제
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 금속 실리사이드층은 상기 스페이서 하부의 상기 웰에는 형성되지 않는 반도체 소자 제조방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 질소를 포함하는 혼합가스는 NO 또는 N2O인 반도체 소자 제조방법.
  9. 삭제
  10. 기판 상에 형성된 웰;
    상기 기판 상에 형성된 게이트 전극;
    상기 게이트 전극의 양측벽에 형성된 질소계열막 및 실리콘 질화막으로 이루어진 스페이서;
    상기 스페이서의 양측으로 노출되는 상기 웰에 형성된 소오스/드레인 영역; 및
    상기 게이트 전극의 상부 및 상기 소오스/드레인 영역 상에 형성된 금속실리사이드층을 포함하되,
    상기 질소계열막은,
    상기 게이트 전극을 형성한 후, 질소를 포함하는 혼합가스를 이용한 열공정을 실시하여 상기 게이트 전극 및 상기 기판의 표면 단차를 따라 질화 산화막을 형성하고,
    상기 게이트 전극이 형성된 전체 구조 상부의 단차를 따라 상기 질화 산화막상에 산화막 계열의 제1 절연막을 증착한 후,
    상기 소오스/드레인 영역에 형성될 상기 금속 실리사이드층이 상기 게이트 전극 하부의 기판에 형성되는 채널 방향으로 확산되는 것을 방지하기 위해, 질소를 포함하는 혼합가스를 이용한 열공정을 실시하여 상기 제1 절연막을 질화시켜 형성하는 것을 특징으로 하는 반도체 소자.
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